Décale x sur le nombre de bits spécifié par y.

Le connecteur affiche les types de données par défaut de cette fonction polymorphe.


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Entrées/Sorties

  • ci16.png y —

    y peut être n'importe quel type de représentation numérique. Si y est supérieur à 0, la fonction décale x vers la gauche du nombre de bits spécifié par y (du bit le moins significatif vers le plus significatif) et insère des zéros à la place des bits de poids faible. Si y est inférieur à 0, la fonction décale x vers la droite du nombre de bits spécifié par y dans la direction positive (du bit de poids fort vers le bit de poids faible) et insère des zéros à la place des bits de poids fort.

  • cu32.png x —

    x peut représenter n'importe quel entier. Si x est un entier 8, 16, 32 ou 64 bits et que y est respectivement supérieur à 8, 16, 32 ou 64, ou inférieur à –8, –16, –32 ou –64, la valeur en sortie ne comporte que des zéros.

  • iu32.png x << y —

    x << y est le résultat du décalage et a la même représentation numérique que x.

    • Détails du module FPGA

    Les détails suivants s'appliquent lorsque vous utilisez cet objet dans un VI FPGA.

    Remarque Les détails suivants sont susceptibles de changer avec chaque version du LabVIEW FPGA Module .
    Boucle cadencée à un cycle Supportée.
    Utilisation L'opération de décalage logique décale tous les bits, y compris le bit de signe d'un entier signé. Pour conserver le signe d'un entier signé, utilisez la fonction Échelle par puissance de 2.
    Cadencement

    Dans une boucle cadencée à un cycle -- Lorsque vous utilisez cette fonction dans une boucle cadencée à un cycle, le délai de logique combinatoire est proportionnel au nombre de bits de x.

    En dehors d'une boucle cadencée à un cycle -- Lorsque vous utilisez cette fonction en dehors d'une boucle cadencée à un cycle, elle prend un cycle d'horloge et utilise un registre.
    Ressources Cette fonction requiert des ressources FPGA proportionnelles au nombre de bits de x.