Entrelace les éléments correspondants des tableaux en entrée dans un unique tableau en sortie.


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Entrées/Sorties

  • c1ddbl.png tableau —

    tableau 0..n-1 doit être 1D. Si les tableaux en entrée ne sont pas de la même taille, le nombre d'éléments de tableau entrelacé est égal au nombre d'éléments du plus petit tableau en entrée multiplié par le nombre de tableaux en entrée.

  • c1ddbl.png tableau —

  • i1ddbl.png tableau entrelacé —

    tableau entrelacé[0] contient tableau 0[0], tableau entrelacé[1] contient tableau 1[0], tableau entrelacé[n-1] contient tableau n-1[0], tableau entrelacé[n] contient tableau 0[1], etc, où n est le nombre de terminaux d'entrée.

    Le tableau suivant montre comment les éléments des tableaux d'entrée affectent le tableau entrelacé.

    tableau 0tableau 1tableau 2tableau entrelacé
    [0, 3][1, 4][2, 5][0, 1, 2, 3, 4, 5]
    [0, 3, 5][1][2, 4][0, 1, 2]

    • Détails du module FPGA

    Les détails suivants s'appliquent lorsque vous utilisez cet objet dans un VI FPGA.

    Remarque Les détails suivants sont susceptibles de changer avec chaque version du LabVIEW FPGA Module .
    Boucle cadencée à un cycle Supportée.
    Utilisation LabVIEW FPGA Module ne supporte que les tableaux à une dimension qui se résolvent à une seule taille à la compilation. Vous pouvez utiliser des entrées constantes ou non.
    Cadencement Cette fonction ne requiert aucun cycle d'horloge pour s'exécuter car elle n'inclut pas de registre interne.
    Ressources Cette fonction ne consomme pas de ressources FPGA car c'est uniquement une opération de câblage.