Répartit les éléments du tableau dans des tableaux en sortie, en distribuant successivement les éléments dans les sorties. Cette fonction supprime tout élément excédentaire pour que les tableaux en sortie soient de la même taille.

Vous pouvez aussi ajouter des terminaux de sortie supplémentaires en redimensionnant la fonction.


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Entrées/Sorties

  • c1ddbl.png tableau —

    tableau peut être un tableau 1D de n'importe quel type.

  • i1ddbl.png tableau décimé —

    éléments 0, n, 2n, ... est le premier tableau en sortie.

    La fonction enregistre tableau[0] à l'indice 0 du premier tableau en sortie, tableau[1] à l'indice 0 du deuxième tableau en sortie, tableau[n-1] à l'indice 0 du dernier tableau en sortie, tableau[n] à l'indice 1 du premier tableau en sortie et ainsi de suite, n étant le nombre de terminaux de sortie de cette fonction.

    Supposons, par exemple, que le tableau possède 16 éléments et que vous câbliez quatre tableaux en sortie. Le premier tableau en sortie reçoit les éléments 0, 4, 8 et 12. Le second tableau en sortie reçoit les éléments 1, 5, 9 et 13. Le troisième tableau en sortie reçoit les éléments 2, 6, 10 et 14. Le dernier tableau en sortie reçoit les éléments 3, 7, 11 et 15.. C'est le comportement attendu.

    Si vous supprimez un élément du tableau en entrée, il n'y aura que 15 éléments. Le dernier tableau décimé n'aura que 3 éléments (3, 7 et 11) puisque l'élément 15 a été supprimé. Étant donné que la fonction ne renvoie que des tableaux de la même taille, les 3 autres tableaux décimés perdront leur dernier élément pour avoir tous 3 éléments.

  • i1ddbl.png tableau décimé —

    éléments 1, n+1, 2n+1, ... est le second tableau en sortie, et ainsi de suite.

    • Détails du module FPGA

    Les détails suivants s'appliquent lorsque vous utilisez cet objet dans un VI FPGA.

    Remarque Les détails suivants sont susceptibles de changer avec chaque version du LabVIEW FPGA Module .
    Boucle cadencée à un cycle Supportée.
    Utilisation LabVIEW FPGA Module ne supporte que les tableaux à une dimension qui se résolvent à une seule taille à la compilation. Vous pouvez utiliser des entrées constantes ou non.
    Cadencement Cette fonction ne requiert aucun cycle d'horloge pour s'exécuter car elle n'inclut pas de registre interne.
    Ressources Cette fonction ne consomme pas de ressources FPGA car c'est uniquement une opération de câblage.