Hat ein oder mehrere Unterdiagramme, von denen je nach Konfiguration der Ausführungsbedingungen eines ausgeführt wird. Mit dieser Struktur lassen sich unter bestimmten vom Benutzer festgelegten Bedingungen Abschnitte des Blockdiagramms deaktivieren. Bei einem Rechtsklick auf die Struktur öffnet sich ein Menü mit den Optionen zum Hinzufügen oder Entfernen von Unterdiagrammen. Wenn Sie ein Unterdiagramm einfügen oder mit der rechten Maustaste auf den Strukturrahmen klicken und aus dem Kontextmenü die Option Bedingung für dieses Unterdiagramm bearbeiten auswählen, gelangen Sie zu den Einstellungen im Dialogfeld "Bedingung konfigurieren".


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Bedingungen können mit Hilfe von vordefinierten Symbolen oder benutzerdefinierten Symbolen festgelegt werden.

Nach dem Erstellen einer bedingten Deaktivierungsstruktur können Unterdiagramme hinzugefügt, kopiert, neu angeordnet und gelöscht werden. Zur Anzeige der einzelnen Unterdiagramme klicken Sie im Selektor auf die Pfeile. Das Entfernen einer Struktur ist auch möglich, ohne die darin befindlichen Objekte zu löschen. Wenn mehrere Unterdiagramme Bedingungen erfüllen, wird nur das erste Unterdiagramm aktiviert. Bei Bedarf können Sie die Unterdiagramme neu anordnen, so dass das gewünschte Unterdiagramm ausgeführt wird.

Mit der bedingten Deaktivierungsstruktur lassen sich unter bestimmten vom Benutzer festgelegten Bedingungen Abschnitte des Blockdiagramms deaktivieren. Um bestimmte Codeabschnitte im Blockdiagramm basierend auf Kompilierungsergebnissen zu deaktivieren, verwenden Sie die Typspezialisierungsstruktur. Mit der Diagrammdeaktivierungsstruktur lässt sich ein Blockdiagrammabschnitt deaktivieren.

Zum Ersetzen der bestehenden Struktur durch eine Typspezialisierungs- oder Diagrammdeaktivierungsstruktur klicken Sie die Struktur mit der rechten Maustaste an und wählen Sie Durch Typspezialisierungsstruktur ersetzen oder Durch Diagrammdeaktivierungsstruktur ersetzen aus.

Details zum FPGA-Modul

Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
SCTL (Single-Cycle Timed Loop) Unterstützt.
Verwendung Wenn Sie die bedingte Deaktivierungsstruktur in einem FPGA-VI verwenden, berechnet LabVIEW die Bedingungen während der Kompilierung und kompiliert nur ein Unterdiagramm.
Timing Das Eintreten und Verlassen dieser Struktur erfordert keine Zeit auf dem FPGA.
Ressourcen Nur ein Unterdiagramm der Diagrammdeaktivierungsstruktur wird auf den FPGA kompiliert. Inaktive Unterdiagramme beanspruchen keine FPGA-Ressourcen. Die Diagrammdeaktivierungsstruktur selbst beansprucht ebenfalls keine FPGA-Ressourcen.

Beispiele

Die folgenden Beispieldateien sind in LabVIEW enthalten.

  • labview\examples\Structures\Disable Structures\Conditional Disable Structure.vi