Viterbi-Decoder

Implementiert einen vollständig synchronen Viterbi-Decoder mit einem Takt. Zu den Optionen zählen parametrierbare Längenbeschränkung, Faltungs-Codes und Längenrückverfolgung. Sie können verschiedene Architekturen verwenden, wie z. B. parallel, seriell, Mehrkanal- und Dual-Dekodierung. Der Kern wird durch das Xilinx-CORE-Generator-System geliefert und in den Xilinx-Design-Flow integriert.

Klicken Sie auf der Registerkarte Objekt auf Xilinx-IP konfigurieren, um die Eingänge und Ausgänge für diesen Knoten zu konfigurieren.

Lizenz erforderlich: Ja

Schnittstelle: AXI4-Stream

1378