Interleaver/De-interleaver

Implementiert eine Architektur vom Typ Forney Convolutional oder Rectangular Block. Beim Convolutional-Typ sind die Anzahl und Länge der Abschnitte und parametrierbar. Beim Rectangular-Block-Typ ist die Zeilen- und Spaltenanzahl parametrierbar oder während der Ausführung variabel. Permutationen von Zeilen und Spalten werden ebenfalls unterstützt. Der Kern unterstützt eine Symbolgröße zwischen 1 und 256 Bits. Der Kern beinhaltet Xilinx Smart-IP-Technologie, die durch das Xilinx-CORE-Generator-System geliefert und nahtlos in den Xilinx-Design-Flow integriert wird.

Klicken Sie auf der Registerkarte Objekt auf Xilinx-IP konfigurieren, um die Eingänge und Ausgänge für diesen Knoten zu konfigurieren.

Lizenz erforderlich: Ja

Schnittstelle: AXI4-Stream

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