输入值向最近的最大整数取整。

例如，如输入为3.1，则结果为4。如输入为-3.1，则结果为-3。连线板显示该多态函数的默认数据类型。


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输入/输出

  • cdbl.png x —

    x可以是标量数值、数值数组或簇、数值簇组成的数组等多种数据类型。

  • idbl.png ceil(x): 最小整数 >= x —

    ceil(x)：最小整数 >= x是最接近x的最大整数。如输入值为时间标识，函数可取整至下一秒。

    When x is of the form x = a + bi, that is, when x is complex, the function returns a complex number defined by the next highest integers to the real and imaginary parts of x. The following equation defines ceil(x): 最小整数 >= x: ceil(x) = ceil(a) + i ceil(b)

    • FPGA模块详细信息

    下列信息适用于在FPGA VI中使用上述对象。

    注： 下列信息可能因LabVIEW FPGA模块的不同版本而有所不同。
    单周期定时循环 支持。
    Usage 该函数不支持单精度浮点型数据。
    定时

    在单周期定时循环内－在单周期定时循环内使用函数时，组合逻辑延时与x的位数成比例。

    在单周期定时循环外－在单周期定时循环外使用函数时，每个函数使用一个时钟周期和一个寄存器。

    溢出和取整模式可能影响定时。
    资源 函数占用的FPGA资源与x的位数成比例。溢出和取整模式可能影响资源。