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按照以下步骤，使用sbRIO CLIP生成器的时钟设置页面来执行以下操作：
  • 指定连接至LabVIEW FPGA时钟线的引脚。
  • 在CLIP中为NI sbRIO目标预留额外的时钟资源。
sbRIO CLIP生成器将创建所需VHDL逻辑，将引脚连接至LabVIEW FPGA时钟线。
  1. 在可用引脚控件中选择一个引脚。
    在时钟功能列为每个引脚指定下列一种配置：
    • None－引脚不提供FPGA时钟分布网络的直接连接。
    • Single-region－引脚提供FPGA特定区域/引脚组时钟分布网络的直接连接。
    • Multi-region－引脚提供整个FPGA时钟分布网络的直接连接。
  2. 在时钟方向控件中选择以下其中一个选项：
  3. 至CLIP—将时钟信号从LabVIEW FPGA导出到CLIP。
  4. 通过CLIP—将时钟信号从CLIP导入到LabVIEW FPGA。
    5. 备注 为获得最佳性能，National Instruments建议将From CLIP时钟配置为使用具有单区域或多区域时钟能力的引脚，具体取决于您的CLIP设计在FPGA中使用该时钟的范围。不确时请选择Multi-region。对于没有时钟功能的引脚，仍然可以配置一个时钟线，但sbRIO CLIP生成器会显示一个时钟警告图标，表示该引脚的吸能可能有所降低。
  5. 单击添加(Add)。
    LabVIEW时钟表格中显示已创建的时钟线。
  6. 如果指定了从CLIP时钟，请在时钟参数部分配置以下选项。这是LabVIEW FPGA模块能够正确处理时钟信号所必需的：
  7. 频率(MHz)—时钟信号支持的最小和最大频率。如时钟信号有固定频率，则为最小值和最大值指定相同的值。
  8. 占空比—时钟信号处于高电平的最小和最大时间百分比。
  9. PPM精度—正常工作条件下，时钟信号允许偏离其额定频率的百万分之一(PPM)数值。
  10. 抖动（皮秒）—任意一个时钟周期与平均时钟周期之间可接受的绝对差值，单位为皮秒。抖动可能也称为频率稳定性。
  11. 支持衍生时钟—启用该选项后，sbRIO CLIP生成器会向为CLIP生成的VHDL文件添加源时钟就绪信号和衍生时钟有效信号。
  12. 如果您的CLIP设计将包含任何来自FPGA的时钟管理资源，请在预留的其他时钟资源部分配置以下选项。
  13. MMCM—要预留的混合模式时钟管理器（MMCM）资源数量。
  14. BUFG—要预留的全局时钟缓冲器（BUFG）资源数量。
  15. 重复上述步骤为CLIP创建其他时钟线。
    可在LabVIEW时钟表格中拖放已创建的时钟线。
  16. 单击下一步以继续进入CLIP统计表页面。
    使用CLIP统计表页面完成CLIP设计。