在FPGA VI中，双击输入节点 定时循环 或右键单击节点，从快捷菜单中选择 配置输入节点 ，可显示该对话框。

使用该对话框可配置 FPGA VI中的单周期定时循环。

注： 如需指定控制单周期定时循环的时钟，也可使用定时循环输入节点上的 源名称 输入端。通过使用配置为连线板上输入接线端的FPGA时钟控件，可创建 具有可配置时钟的子VI。

可指定单周期定时循环使用任意 FPGA终端下的时钟 项目浏览器 窗口。程序框图中可带有多个单周期定时循环，每个均在不同的时钟速率执行。双击定时循环的输入节点显示此对话框。

该对话框包含以下部分：

选项 说明
循环名称 指定FPGA VI中单周期定时循环的名称。可使用该名称标识单周期定时循环 定时冲突分析 窗口。
需要移除隐式启用信号 要求编译器 从单周期定时循环中移除隐式启用信号。如编译器不能移除隐式启用信号，则返回代码生成错误。默认情况下未勾选该复选框。
注： 该选项仅对支持移除隐式启用信号的终端可见。请参阅您的 关于支持移除隐式启用信号的详细信息，请参考终端硬件文档。
使用父程序框图 指定单周期定时循环使用顶层FPGA终端时钟。
选择定时源 可选择除顶层FPGA终端时钟以外的时钟。可选择FPGA终端基本时钟或任意FPGA终端时钟 导出
可用定时源 显示可用定时源列表 项目浏览器 窗口。
选择 显示单周期定时循环时钟的详细信息。