单击窗口中的 调查定时冲突 按钮编译状态 窗口，显示 定时冲突分析 窗口。调查定时冲突按钮仅在尝试编译FPGA VI时，编译服务器遇到定时冲突时出现。

此窗口用于识别FPGA应用中无法在应用时钟速率内执行的组件。双击列表中的项或单击显示元素按钮定位程序框图中的节点。您可以使用不同的策略修复定时冲突。

该窗口包括以下部分：

选项 说明
定时信息 列出FPGA VI中导致定时冲突的组件的 传播延迟 和最大扇出。全部延迟、逻辑延迟和连线延迟的单位均为纳秒。
  • 路径-

    列出超出可用FPGA时钟速率的VI集和组件。每条路径描述两个VI之间的VI和组件内部寄存器。当表格中的项对应于程序框图上的对象（如函数、结构和子VI）时，双击表格中的项可高亮显示程序框图上的相应对象。 .

    某些表中的项为非程序框图组件，且非直接对应程序框图对象。非程序框图组件包括资源仲裁电路组件级IP (CLIP)，以及其他依赖于目标硬件的电路。非程序框图组件的内部名称可用于关联非程序框图组件和程序框图对象或CLIP。对于指定FPGA终端，可双击表中的CLIP查看程序框图上CLIP顶层类别的信号。

  • 总延迟－显示 逻辑 和 布线之和。由于四舍五入，总延迟可能与逻辑和连线的总的和值略有不同。
  • 逻辑延迟－显示延迟时间（以纳秒为单位）逻辑块 需要执行。
  • 路由延迟—指示信号在FPGA逻辑块之间的执行时间，以纳秒为单位。
  • 最大扇出—显示信号逻辑块输出连接的最大逻辑块输入的数量。最大扇出可在路径的任意部分发生。高信号扇出将导致更长的连线延迟。
显示元素 高亮显示程序框图中所有位于路径列表中的项。双击路径列表中的项，可在程序框图中高亮显示该项。
显示路径 高亮显示程序框图中所有位于路径列表中的项。

错误排列的单周期定时循环

如FPGA VI使用FPGA的较大区域，Xilinx编译器优化可能会映射不同的单周期定时循环 到同一目录中的不同查找表(LUT)切片如两个不同的单周期定时循环映射至同一个逻辑片，且其中一个循环发生定时错误。定时冲突分析窗口可能提示出错的单周期定时循环发生定时冲突。