Viterbi解码器下载PDF选定部分选定部分和子部分整个手册更新时间2023-02-17阅读时长1分钟LabVIEW NXG FPGA模块API参考 Viterbi解码器 使用单个时钟实现完全同步的Viterbi解码器。 选项包括可参数化的约束长度、卷积码和追溯长度。可使用并行、串行、多通道及双重解码架构。该内核是通过Xilinx内核生成器系统提供的，并与Xilinx设计流程集成。在项选项卡中，单击配置Xilinx IP以配置该节点的输入和输出。 需要许可证：是 接口：AXI4-流 上级主题： Xilinx通信和网络节点
Viterbi解码器 使用单个时钟实现完全同步的Viterbi解码器。 选项包括可参数化的约束长度、卷积码和追溯长度。可使用并行、串行、多通道及双重解码架构。该内核是通过Xilinx内核生成器系统提供的，并与Xilinx设计流程集成。在项选项卡中，单击配置Xilinx IP以配置该节点的输入和输出。 需要许可证：是 接口：AXI4-流 上级主题： Xilinx通信和网络节点
Viterbi解码器 使用单个时钟实现完全同步的Viterbi解码器。 选项包括可参数化的约束长度、卷积码和追溯长度。可使用并行、串行、多通道及双重解码架构。该内核是通过Xilinx内核生成器系统提供的，并与Xilinx设计流程集成。在项选项卡中，单击配置Xilinx IP以配置该节点的输入和输出。 需要许可证：是 接口：AXI4-流 上级主题： Xilinx通信和网络节点
