有符号累加器
- 更新时间2023-02-17
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有符号累加器
x增量或减量操作。该节点支持多通道操作和反馈换算。
该节点仅支持布尔数组、整数和定点数据类型的整数标量值。
输入/输出
x
指定向和添加或减少的数据。如x属于固定大小的布尔数组，第一个和最后一个数组元素将分别表示最低有效位(LSB)和最高有效位(MSB)。
减？
指定是否执行减法或加法操作的布尔值。通过该输入编程更改运算。
| TRUE | 计算和 - x。 |
| FALSE | 计算和 + x。 |
Default value: FALSE
加载
指定是否从零开始新的累加的布尔值。
| TRUE | 忽略和的上一个值，并载入x的值开始新的累加。 |
| FALSE | 从上一次执行结束后继续累加。 |
Default value: FALSE
从指定通道重新开始累加
在多通道应用程序中载入发生变化时，该输入影响时钟周期内数据到达x的通道。例如，累加来自2个通道的8个时钟周期内的数据，x在第1、3、5和7个时钟周期接收到来自通道1的数据。如要重新开始通道1的累加，可在之前提及的任意时钟时钟内设置载入为TRUE。通道2的累加值持续保持不变。
启用
指定是否对x值执行运算的布尔值。使用该输入端仅对x的有效值进行运算。例如，连线高吞吐率数学节点的输出有效输出端至该输入，以确保累加器仅在上游节点生成有效结果时运算。
| TRUE | 累加x的当前值。 |
| FALSE | 忽略x且不会更改和。 |
Default value: TRUE
忽略来自指定通道的值
在多通道应用程序中启用发生变化时，该输入影响时钟周期内数据到达x的通道。例如，累加来自2个通道的8个时钟周期内的数据，x在第1、3、5和7个时钟周期接收到来自通道1的数据。在第三个时钟周期设置启用为FALSE可忽略通道1的第二个值，且在第5个时钟周期将启用恢复为TRUE。通道2的累加值持续保持不变。
进位输入/反借位输入
指定累加器在计算和值时是否需要额外的最低有效位(LSB)。
| TRUE | 如减？为TRUE－则计算和 - x。 如减？为FALSE－则计算和 + x + 1(LSB)。 |
| FALSE | 如减？为TRUE－则计算和 - x - 1(LSB) 如减？为FALSE－则计算和 + x。 |
和
节点计算的结果。
该结果不仅取决于x的值，还取决于节点的布尔输入接线端（如加载和启用）的值。在多通道应用中，和在每个通道单独累加。
和溢出的影响
如溢出返回TRUE，LabVIEW将丢弃和的最高有效位，直至该值位于输出类型范围内。
溢出
指示和的理论计算值是否超出其数据类型的有效范围的布尔值。
| TRUE | 该节点将绕回和的值。 |
| FALSE | 该节点不会将绕回和的值。 |
寄存器溢出
指定该节点是否在溢出前添加一个内部寄存器。
默认情况下，该复选框未勾选。表示该节点将在和值的一个时钟周期之前返回溢出结果。
要在和值的同一个时钟周期内返回溢出的值，勾选该复选框。
Examples
下表为节点在应用程序中计算和 + x的范例，该应用程序从两个通道中累加交织的数据。
| 时钟周期 | x输入 | x的说明 | 和输出 | 和的说明 |
|---|---|---|---|---|
| 1 | 6 | 通道1，采样1 | - | 由于累加器需要一个时钟周期的执行时间，它不会在第一个时钟周期返回结果。 |
| 2 | 8 | 通道2，采样1 | 6 （通道1的累加） | 尽管x从通道2接收数据，但和返回在时钟周期1内从通道1接收到的数据的计算结果。在时钟周期1内，和为0且x为6，因此该节点返回6。 |
| 3 | 44 | 通道1，采样2 | 8 （通道2的累加） | 尽管x从通道1接收数据，但和返回在时钟周期2内从通道2接收到的数据的计算结果。在时钟周期2内，通道2的和为0且x为8，因此该节点返回8。 |
| 4 | 5 | 通道2，采样2 | 50 （通道1的累加） | 6（来自时钟周期2的和）+ 44（来自时钟周期3的x） |
| 5 | 2 | 通道1，采样3 | 13 （通道2的累加） | 8（来自时钟周期3的和）+ 5（来自时钟周期4的x） |
| 6 | 3 | 通道2，采样3 | 52 （通道1的累加） | 50（来自时钟周期4的和）+ 2（来自时钟周期5的x） |
| 7 | - | 通道1不再有数据。 | 16 （通道2的累加） | 13（来自时钟周期5的和）+ 3（来自时钟周期6的x） |
重置累加
如要开始新的累加，设置载入输入端为TRUE。然后，在需要和执行累加值操作时设置载入为FALSE。
多通道运算
节点操作多通道数据的方式由两个因素决定。
- 该节点总是使用一个时钟周期计算和的值。
- 对于每个通道，该节点保持和的独立内部值。
给定来自两个通道的交织数据集，该操作意味着在一个时钟周期内，x来自于通道1，该节点返回通道2的和值。关于该操作的详细范例，请参考节点的范例选项卡。
对仿真的性能影响
当配合下载、停止和运行FPGA VI使用时，该节点将显著增加仿真运行时间。