交织输入数组中的相应元素，形成输出数组。


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输入/输出

  • c1ddbl.png 数组 —

    数组0..n-1必须为一维。如输入数组的大小不同，交织的数组的元素数等于最小输入数组的元素数乘以输入数组数。

  • c1ddbl.png 数组 —

  • i1ddbl.png 交织的数组 —

    交织的数组[0]包含数组0[0]，交织的数组[1]包含数组1[0]，交织的数组[n-1]包含数组n-1[0]，交织的数组[n]包含数组0[1]，依此类推，n是输入接线端的数量。

    下表显示了输入数组的元素如何影响交织的数组。

    数组0数组1数组2交织的数组
    [0, 3][1, 4][2, 5][0, 1, 2, 3, 4, 5]
    [0, 3, 5][1][2, 4][0, 1, 2]

    • FPGA模块详细信息

    下列信息适用于在FPGA VI中使用上述对象。

    注： 下列信息可能因LabVIEW FPGA模块的不同版本而有所不同。
    单周期定时循环 支持。
    Usage LabVIEW FPGA模块仅支持编译时可转换为单个大小的一维数组。可使用常量或非常量输入。
    定时 函数不需要用于执行的时钟周期，因为函数不包含内部寄存器。
    资源 函数不占用FPGA资源，因为仅执行连线操作。