x가 상위 리미트와 하위 리미트 입력이 지정한 범위 내에 존재하는지 여부를 결정하고, 원하는 경우 값이 범위내에 존재하도록 강제 변환합니다. 함수는 원소 비교 모드에서만 강제 변환을 수행합니다. 이 함수는 모든 입력이 타임스탬프 값인 경우 타임스탬프 값을 받습니다. 이 함수의 비교 모드를 변경할 수 있습니다.

상위 리미트, x, 하위 리미트는 일반적으로 같은 배열 또는 클러스터 데이터 타입 구조를 가져야 하지만, 다른 숫자형을 가질 수도 있습니다.

예를 들어, 데이터 타입중의 하나를 배열로 변경한 경우, 깨진 와이어를 피하기 위해서 반드시 나머지 데이터 타입을 배열로 변경해야 합니다. 하지만, 배열을 x에 연결하고 두 스칼라를 상위 리미트와 하위 리미트에 연결할 수 있습니다. 또한 배정도 부동소수와 정수 데이터를 연결할 수 있습니다.

커넥터 팬은 이 다형성 함수의 기본 데이터 타입을 디스플레이합니다.


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입력/출력

  • cdbl.png 상위 리미트 —

    범위의 상위 리미트.

  • cdbl.png x —

    x는 확인 및/또는 강제 변환할 값입니다.

  • cdbl.png 하위 리미트 —

    범위의 하위 리미트.

  • idbl.png 강제 변환(x) —

    강제 변환(x)는 x의 변하지 않은 값 또는 강제 변환된 값을 반환합니다. x가 상위 리미트와 하위 리미트 입력에 의해 설정된 범위 내에 있거나 또는 함수가 집합 비교 모드인 경우, 값은 변하지 않습니다. x가 범위 내에 있지 않고 함수가 원소 비교 모드인 경우, 함수는 값을 상위 리미트 또는 하위 리미트와 동일한 값으로 변환합니다. 상위 리미트, x, 또는 하위 리미트가 NaN인 경우, 강제 변환(x)는 NaN입니다.

  • ibool.png 범위내? —

    범위내?는 집합 비교 모드의 불리언 값입니다. 원소 비교 모드에서 범위내?의 데이터 타입 구조는 각 스칼라가 불리언 값으로 대체된, x의 데이터 타입 구조와 일치합니다. 상위 리미트, x, 또는 하위 리미트가 NaN인 경우, 범위내?는 거짓입니다.

    • 이 함수는 불리언 비교 규칙에 따라 입력 데이터 값을 비교합니다. 함수가집합 비교모드에서는,x의 변경되지 않은 값을 강제 변환된 값이 아닌강제 변환된(x)로 반환합니다. 함수는 각 입력 배열을 클러스터와 비슷한 단일 집합 객체로 간주합니다. 이 때 첫번째 원소는 비교의 주체입니다. x가 상위 리미트보다 크고 함수가 원소 비교 모드(기본)인 경우, 함수는 x를 상위 리미트 값으로 강제 변환합니다. x가 하위 리미트보다 작고 함수가 원소 비교 모드인 경우, 함수는 x를 하위 리미트 값으로 강제 변환합니다.

    부호있는 정수와 부호없는 정수의 혼합을 [범위내 확인과 강제변환] 함수의 상위 리미트, x, 하위 리미트 입력에 연결하는 경우, 모든 입력은 같은 부호없는 정수 타입으로 변환됩니다. 이렇게하면 음의 입력값이 예상치 못한 결과가 될 수도 있습니다. 예를 들어, 부호없는 정수를 상위 리미트에, 음의 부호있는 정수를 하위 리미트에 연결하는 경우 LabVIEW는 하위 리미트 입력이 상위 리미트 입력보다 더 크다고 해석할 수 있습니다. 이 문제를 피하려면, 정수 입력을 [범위내 확인과 강제변환] 함수에 연결하기 전에 같은 타입으로 변환하십시오.

    하위 리미트값이상위 리미트값보다 큰 경우,범위 내?은 항상 거짓이며 LabVIEW 는coerced(x)를 계산하기 전에 내부적으로하위 리미트값과상위 리미트값을 전환합니다.

    FPGA 모듈 세부사항

    다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

    노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
    Single-Cycle Timed 루프 지원함.
    Usage

    하위 리미트의 값이상위 리미트의 값보다 큰 경우, LabVIEW 는하위 리미트와상위 리미트의 값을 교환하지 않습니다. 하위리미트의 값이상위 리미트의 값보다 크지 않게 하려면하위 리미트와상위 리미트의 값을 수동으로 변경해야 합니다.

    단일 사이클 Timed 루프에서는 배열 또는 클러스터를 이 함수에 연결할 수 없습니다.

    이 함수를 단정도 부동소수 데이터 타입과 함께 사용하는 경우,단정도 부동소수 데이터 타입 사용하기 FPGA 설계에서 사용할 데이터 타입 결정하기에서는 리소스 사용, 지연 시간 및 단일 사이클 Timed 루프 지원의 의미에 대해 설명합니다.
    타이밍

    단일 사이클 Timed 루프 내부 --단일 사이클 Timed 루프내에서 비교 함수를 사용하는 경우, 조합 로직 지연은 비교하는 데이터 타입의 폭에 비례합니다.

    단일 사이클 Timed 루프 밖에서 --단일 사이클 Timed 루프밖에서 비교 함수를 사용하는 경우, 각 비교 함수는 하나의 클럭 사이클을 취합니다.

    비교 함수를 고정 소수점 데이터 타입과 함께 사용하는 경우,오버플로우 및 반올림 모드는 타이밍에 영향을 미칠 수 있습니다.

    리소스 비교 함수는 비교하는 데이터 타입의 폭에 비례하여 FPGA 리소스를 사용합니다.

    예제

    LabVIEW 포함되는 다음 예제 파일을 참조하십시오.

    • labview\examples\Comparison\In Range and Coerce.vi