인터리버/디인터리버

Forney 합성곱 또는 직사각 블록 타입 구조를 구현합니다. 합성곱 타입에서 분기 수 및 분기 길이는 파라미터화할 수 있습니다. 직사각 블록 타입에서 행과 열의 수는 파라미터화하거나, 실행 시 변수화할 수 있습니다. 또한 행과 열 치환도 지원됩니다. 코어는 1에서 256비트 범위의 기호 크기를 지원합니다. 코어는 Xilinx CORE Generator System을 통해 제공되고 Xilinx 디자인과 완벽하게 통합됩니다.

아이템 탭에서 Xilinx IP 설정을 클릭하여 이 노드의 입력 및 출력을 설정합니다.

라이센스 필요: 예

인터페이스: AXI4-Stream

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