다음 호출이 연속적으로 처리되도록 허용하면서, 하나 또는 여러 웨이브폼과 상태를 가지는 하나 또는 여러 커널을 합성합니다. 여러 웨이브폼을 합성하는 경우, VI는 각 웨이브폼에 대해서 분리된 합성 상태를 유지합니다.


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입력/출력

  • cbool.png 리셋 —

    리셋은 참일 때 내부 히스토리 버퍼를 강제로 리셋합니다.

  • c1dmsdt.png 신호 입력 —

    신호 입력은 커널과 함께 합성되는 신호입니다.

  • c2ddbl.png 커널 —

    커널은 신호 입력이 합성되는 시퀀스입니다.

  • cenum.png 알고리즘 —

    알고리즘은 합성곱을 계산하는데 사용되는 방법을 지정합니다. 알고리즘이 다이렉트로 설정될 때, VI는 선형 합성곱의 다이렉트 형태를 사용하여 합성곱을 계산합니다. x*y[i] = Sum(x[k]y[i-k]) 알고리즘이 주파수 영역(기본)으로 설정될 때, VI는 FFT 기반 기술을 사용하여 합성곱을 계산합니다.

    0
    direct
    1
    frequency domain
  • cerrcodeclst.png 에러 입력(에러 없음) —

    에러 입력은 이 노드의 실행 전에 발생한 에러 조건을 설명합니다. 이 입력은 표준 에러 입력 기능을 제공합니다.

  • cbool.png 절반 커널 길이의 출력 지연 —

    절반 커널 길이의 출력 지연이 참일 때 커널의 길이가 절반이 되면 신호 출력의 시간 지연을 발생합니다. 절반 커널 길이는 0.5*N*dt에 의해 계산됩니다. 이때 N은 커널의 원소 개수이며, dt는 신호 입력으로부터 옵니다.

  • i1dmsdt.png 신호 출력 —

    신호 출력은 신호 입력의 각 원소와 커널의 대응하는 행과의 합성곱 결과입니다.

  • ierrcodeclst.png 에러 출력 —

    에러 출력은 에러 정보를 포함합니다. 이 출력은 표준 에러 출력 기능을 제공합니다.