입력의 정수 몫과 나머지를 계산합니다. 이 함수는 floor(x/y)를 무한대에 가장 가까운 정수로 반올림합니다.

커넥터 팬은 이 다형성 함수의 기본 데이터 타입을 디스플레이합니다.


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입력/출력

  • cdbl.png x —

    x는 스칼라 숫자, 숫자의 배열 또는 클러스터, 숫자 클러스터의 배열 등이 될 수 있습니다.

  • cdbl.png y —

    y는 스칼라 숫자, 숫자의 배열 또는 클러스터, 숫자 클러스터의 배열 등이 될 수 있습니다.

  • idbl.png x-y*floor(x/y) —

    x-y*floor(x/y)은 나머지입니다.

    이것은 텍스트 기반 프로그래밍 언어의 modulo 함수에 대응합니다. y가 1인 경우, 나머지는 x의 소수 부분입니다.

  • idbl.png floor(x/y) —

    floor(x/y)는 정수 몫입니다. 입력이 하나라도 부동소수인 경우, 몫은 정수값을 가지는 부동소수입니다.

    y가 1인 경우, 몫은 x의 정수 부분입니다.

    • y의 정수 입력값이 제로인 경우, 몫은 0이고 나머지는 피제수 x입니다. 다음의 경우부동소수입력에서,y가 제로인 경우, 몫은 무한대이고 나머지는NaN으로 기본 설정됩니다.

    노트 ANSI/IEEE 표준에서 모든 실수를 부동소수로 나타낼 수 있는 것은 아닙니다. 이러한 이유로, 이 함수에 부동소수 입력을 사용하면, LabVIEW는 반올림 에러와 예상치 못한 결과를 반환할 수 있습니다. 정확한 계산과 비교를 얻으려면 부동소수를 정수로 변환합니다.

    FPGA 모듈 세부사항

    다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

    노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
    Single-Cycle Timed 루프 지원되지 않습니다.
    Usage

    나눗셈은 리소스 사용과 시간 측면에서 FPGA에서 상대적으로 비용이 많이 드는 작업입니다. 다음을 사용합니다.[2의 거듭제곱으로 스케일]은n이 음의 상수로 연결된 상태에서 함수를 2의 거듭제곱으로 나눌 때 효율성을 증가시킵니다.

    이 함수는 단정도 부동소수 데이터 타입을 지원하지 않습니다.
    타이밍 이 함수는x또는y의 비트 개수 중 더 큰 데이터 타입에 비례하는 클럭 사이클과 레지스터를 필요로 합니다. 각 클럭 사이클은 하나의 레지스터에 대응합니다.
    리소스 이 함수는x또는y의 비트 개수 중 더 큰 데이터 타입에 비례하는 FPGA 리소스를 필요로 합니다.