y로 지정된 비트 수만큼 x를 이동합니다.

커넥터 팬은 이 다형성 함수의 기본 데이터 타입을 디스플레이합니다.


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입력/출력

  • ci16.png y —

    y는 모든 숫자형이 될 수 있습니다. y가 0보다 큰 경우, 함수는 x를 왼쪽으로 y비트만큼 이동하고(최하위 비트에서 최상위 비트로) 하위 비트에 제로를 삽입합니다. y가 0보다 작은 경우, 함수는 x를 오른쪽으로 y비트만큼 양의 방향으로 이동하고(최상위 비트에서 최하위 비트로) 상위 비트에 제로를 삽입합니다.

  • cu32.png x —

    x는 모든 정수형이 될 수 있습니다. x가 8, 16, 32, 또는 64 비트 정수이고 y가 8, 16, 32, 또는 64보다 크거나 -8, -16, -32, -64 보다 작은 경우, 출력값은 모두 제로입니다.

  • iu32.png x << y —

    x << y는 이동의 결과이며 x와 같은 숫자형을 가집니다.

    • LabVIEW FPGA Module 세부사항

    다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

    노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
    Single-Cycle Timed 루프 지원함.
    Usage 논리적 시프트 작업은 부호있는 정수의 부호 비트를 포함한 모든 비트를 이동합니다. 부호있는 정수의 부호를 보존하려면 2의 거듭제곱으로 스케일 함수를 사용합니다.
    타이밍

    단일 사이클 Timed 루프 내부--단일 사이클 Timed 루프 내부에서 이 함수를 사용할 때 조합 로직 지연은 x의 비트 수에 비례합니다.

    단일 사이클 Timed 루프 외부--단일 사이클 Timed 루프 외부에서 이 함수를 사용하는 경우, 1개의 클럭 사이클을 사용하고 하나의 레지스터를 사용합니다.
    리소스 이 함수는 x의 비트 수에 비례하는 FPGA 리소스를 필요로 합니다.