입력의 몫을 계산합니다.


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입력/출력

  • cdbl.png x —

    x는 스칼라 숫자, 숫자의 배열 또는 클러스터, 숫자 클러스터의 배열 등이 될 수 있습니다.

  • cdbl.png y —

    y는 스칼라 숫자, 숫자의 배열 또는 클러스터, 숫자 클러스터의 배열 등이 될 수 있습니다.

  • idbl.png x/y —

    x/y는 x와 y가 모두 정수인 경우 배정도 부동소수입니다. 일반적으로, 입력이 정수가 아니거나 형이 서로 다른 경우, 출력 타입은 입력에서 가장 넓은 범위에 해당하는 형이 됩니다.

    노트 이 함수를 수동으로 설정하여 원하는 타입의 데이터를 출력할 수 있습니다. 출력 데이터 타입을 지정하려면, 이 함수에서 마우스 오른쪽 버튼을 클릭한 후 프로퍼티를 선택하여 객체 프로퍼티 대화 상자를 디스플레이합니다. 출력 설정 페이지에서, 형 아이콘을 클릭하고 원하는 데이터 타입을 선택합니다. 파란색 강제 변환점이 함수의 출력 터미널에 나타나며, 이는 출력 데이터 타입의 설정이 완료되었다는 표시입니다.

    • 고정 소수점 세부사항

    고정 소수점 값을 이 함수에 연결하는 경우, LabVIEW는 기본으로 몫의 정수배 워드 길이를 설정하여 y의 제로가 아닌 값의 오버플로우를 방지합니다. 그러나 몫의 정밀도가 무한할 수 있으므로 반올림 조건은 항상 발생합니다. 숫자형 노드 프로퍼티 대화 상자를 사용하여 고정 소수점 데이터의 반올림을 LabVIEW가 어떻게 처리할지 설정합니다. 이 함수는 언제나 임계값 사용 오버플로우 모드를 사용하여 오버플로우를 처리합니다.

    LabVIEW FPGA Module 세부사항

    다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

    노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
    Single-Cycle Timed 루프 지원되지 않습니다.
    Usage 단정도 부동소수 데이터 타입과 함께 이 함수를 사용하는 경우, 리소스 사용, 지연 및 단일 사이클 Timed 루프 지원의 영향에 대해서는 단정도 부동소수 데이터 타입 사용하기 및 FPGA 설계에서 사용할 데이터 타입 선택하기 토픽을 참조하십시오.
    타이밍 이 함수는 일반적으로 x/y의 비트 수에 비례하는 클럭 사이클을 필요로 합니다. 고정 소수점 데이터 타입과 함께 이 함수를 사용하고 반올림(Round-half-up) 반올림 모드를 선택하는 경우, 함수는 다른 두 반올림 모드보다 한 개의 클럭 사이클을 더 필요로 합니다.
    리소스 분리는 FPGA에서 비용이 많이 드는 작업입니다. 일반적으로 이 함수는 x, y 및 x/y의 비트 수에 비례하는 FPGA 리소스를 필요로 합니다. 고정 소수점 데이터 타입과 함께 이 함수를 사용하는 경우, 반올림 모드가 리소스에 영향을 미칠 수 있습니다.
    노트 또한 [ 높은 처리량 분할] 함수를 사용하여 FPGA 타겟에서 고정 소수점 연산 및 분석을 수행할 수 있습니다.