배열의 원소들을 연속적으로 출력 배열에 나누어 위치시킵니다. 이 함수는 출력 배열의 길이에 차이가 나도록 하는 원소는 모두 버립니다.

또한 함수의 크기를 조정하여 출력 터미널을 추가할 수 있습니다.


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입력/출력

  • c1ddbl.png 배열 —

    배열은 모든 타입의 1D 배열이 될 수 있습니다.

  • i1ddbl.png 부분제거된 배열 —

    원소 0, n, 2n, …은 첫번째 출력 배열입니다.

    이 함수는 첫번째 출력 배열의 인덱스 0에 배열[0]을, 두번째 출력 배열의 인덱스 0에 배열[1]을, 마지막 출력 배열의 인덱스 0에 배열[n-1]을, 첫번째 출력 배열의 인덱스 1에 배열[n] 등을 저장합니다. 이때, n은 이 함수의 출력 터미널 개수입니다.

    예를 들어, 배열이 16개의 원소를 가지고 있고 4개의 출력 배열을 연결했다고 가정합니다. 첫번째 출력 배열은 원소 0, 4, 8, 12를 받습니다. 두번째 출력 배열은 원소 1, 5, 9, 13을 받습니다. 세번째 출력 배열은 원소 2, 6, 10, 14를 받습니다. 마지막 출력 배열은 원소 3, 7, 11, 15를 받습니다. 이는 예상된 동작입니다.

    입력 배열에서 하나의 원소를 제거하는 경우 15개의 원소만 남게 됩니다. 원소 15가 삭제되었으므로 마지막 부분제거된 배열에는 3개의 원소(3, 7, 11)만 남게됩니다. 함수가 같은 크기의 배열만을 반환하므로, 다른 3개의 부분제거된 배열은 각각 마지막 원소를 버려 모든 배열이 3개의 원소를 가지게 됩니다.

  • i1ddbl.png 부분제거된 배열 —

    원소 1, n+1, 2n+1, ...는 두번째 출력 배열이며 그 이후도 같은 식입니다.

    • FPGA 모듈 세부사항

    다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

    노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
    Single-Cycle Timed 루프 지원함.
    Usage LabVIEW FPGA Module 은 컴파일 시 단일 크기로 결정되는 1차원 배열만 지원합니다. 상수 또는 상수가 아닌 입력을 사용할 수 있습니다.
    타이밍 이 함수는 내부 레지스터를 포함하지 않기 때문에 클럭 사이클을 실행할 필요가 없습니다.
    리소스 이 함수는 순수하게 와이어 연결 작업이기 때문에 FPGA 리소스를 사용하지 않습니다.