PXIe-7821Rリファレンス

Kintex-7 160T FPGA搭載PXI ExpressデジタルRIO用Rシリーズ

FPGA I/Oノード

このデバイスにはFPGA I/Oノード (読み取りおよび書き込み) を使用できます。

メモ　FPGA I/Oノードは、Rシリーズデジタル出力チャンネルをポートとラインの両方として書き込むことができません。デジタル出力はポートまたはラインのどちらかとして書き込む必要があります。

ソフトウェア内の端子

このデバイスでは、以下の端子を選択できます。

端子	説明
Connectorx/DIOy	コネクタxのデジタル入力/出力チャンネルy (yはチャンネル番号、xはコネクタ番号)。このチャンネルにアクセスするには、読み取りまたは書き込みに構成されたFPGA I/Oノード、出力データ設定メソッド、出力有効化を設定メソッドのいずれかを使用します。
Connectorx/DIOPORTy	コネクタxのデジタル入力/出力ポートy (yはポート番号、xはコネクタ番号)。ポートは8個のデジタルチャンネルで構成されています。このポートにアクセスするには、読み取りまたは書き込みに構成されたFPGA I/Oノード、出力データ設定メソッド、出力有効化を設定メソッドのいずれかを使用します。
PXI/PXI_Clk10	PXIバックプレーンの10 MHzクロックを制御します。このクロックを使用して、複数のPXIモジュールを同期できます。このチャンネルにアクセスするには、読み取りに構成されたFPGA I/Oノードを使用します。
PXI/PXI_Star	Starトリガバス。このチャンネルにアクセスするには、読み取りに構成されたFPGA I/Oノードを使用します。
PXI/PXIe_DStarB	PXI Expressシステムタイミングモジュールと周辺デバイス間の接続を作成する、差動Starトリガを制御します。PXIe_DStarBは、トリガ信号をシステムタイミングスロットから周辺機器 (入力) に送信します。このチャンネルにアクセスするには、読み取りに構成されたFPGA I/Oノードを使用します。
PXI/PXIe_DStarC	PXI Expressシステムタイミングモジュールと周辺デバイス間の接続を作成する、差動Starトリガを制御します。PXIe_DStarCは、トリガまたはクロック信号を、周辺機器からシステムタイミングスロットに送信 (出力) します。このチャンネルにアクセスするには、書き込みに構成されたFPGA I/Oノードを使用します。
PXI/PXIe_Sync100	PXIe_CLK100の立ち上がりエッジに同期する基準信号を制御します。PXIe_Sync100を使用して、PXI Expressシステムで複数のモジュールを同期します。このチャンネルにアクセスするには、読み取りに構成されたFPGA I/Oノードを使用します。
PXI/PXI_Trigx	トリガチャンネルx (xはチャンネル番号 <0..7>)。このチャンネルにアクセスするには、読み取りまたは書き込みに構成されたFPGA I/Oノード、出力データ設定メソッド、出力有効化を設定メソッドのいずれかを使用します。LabVIEW FPGAモジュールでPXIトリガを使用する際には、ガイドラインに従ってください。

アービトレーション

このデバイスはアービトレーションをサポートします。このデバイスのチャンネルのアービトレーション設定は、使用するFPGA I/O項目のFPGA I/Oプロパティダイアログボックスで構成します。

I/Oメソッド

メソッドを呼び出すにはFPGA I/Oメソッドノードを使用します。このデバイスでは、以下のメソッドを使用できます。

メモ　FPGA I/Oメソッドノードは、Rシリーズデジタル出力チャンネルをポートとラインの両方として書き込むことができません。デジタル出力はポートまたはラインのどちらかとして書き込む必要があります。

メソッド	説明
出力データを設定	このメソッドについては、「FPGA I/Oメソッドノード (FPGAモジュール)」トピックを参照してください。
出力有効化を設定	このメソッドについては、「FPGA I/Oメソッドノード (FPGAモジュール)」トピックを参照してください。
両方のエッジを待機	デジタル信号の次の立ち下がりエッジまたは立ち上がりエッジまでI/Oメソッドノードの実行を一時停止します。タイムアウト入力は、両方のエッジを待機メソッドによる立ち下がりエッジまたは立ち上がりエッジ検出までの待機時間をFPGAクロックティックで指定します。値を0に設定すると、メソッドはすぐタイムアウトになります。負の値に設定すると、メソッドは無限に待機します。正の値に設定すると、メソッドがクロックティックの数だけ待機します。
立ち下がりエッジを待機	デジタル信号の次の立ち下がりエッジまでI/Oメソッドノードの実行を一時停止します。タイムアウト入力は、立ち下がりエッジを待機メソッドによる立ち下がりエッジ検出までの待機時間をFPGAクロックティックで指定します。値を0に設定すると、メソッドはすぐタイムアウトになります。負の値に設定すると、メソッドは無限に待機します。正の値に設定すると、メソッドがクロックティックの数だけ待機します。
HIGHレベルを待機	デジタル信号がHIGHになるまでI/Oメソッドノードの実行を一時停止します。タイムアウト入力は、HIGHレベルを待機メソッドによるHIGHレベル検出の待機時間をFPGAクロックティックで指定します。値を0に設定すると、メソッドはすぐタイムアウトになります。負の値に設定すると、メソッドは無限に待機します。正の値に設定すると、メソッドがクロックティックの数だけ待機します。
LOWレベルを待機	デジタル信号がLOWになるまでI/Oメソッドノードの実行を一時停止します。タイムアウト入力は、LOWレベルを待機メソッドによるLOWレベル検出の待機時間をFPGAクロックティックで指定します。値を0に設定すると、メソッドはすぐタイムアウトになります。負の値に設定すると、メソッドは無限に待機します。正の値に設定すると、メソッドがクロックティックの数だけ待機します。
立ち上がりエッジを待機	デジタル信号の次の立ち上がりエッジが検出されるまでI/Oメソッドノードの実行を一時停止します。タイムアウト入力は、立ち上がりエッジを待機メソッドによる立ち上がりエッジ検出の待機時間をFPGAクロックティックで指定します。値を0に設定すると、メソッドはすぐタイムアウトになります。負の値に設定すると、メソッドは無限に待機します。正の値に設定すると、メソッドがクロックティックの数だけ待機します。

I/Oプロパティ

このデバイスはプロパティをサポートしていません。

シングルサイクルタイミングループ

このデバイスは、シングルサイクルタイミングループをサポートしています。