循環関数

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yによって指定されたビット数分でxを循環します。

コネクタペーンには、この多態性関数のデフォルトのデータタイプが表示されます。

入力/出力

y —

yは、関数を循環させる、xにおけるビット数を指定します。

yが0より大きい場合、関数は最初のyビット分、xの左端から右端方向へシフトします。yが0未満の場合、関数は最初のyビット分、xの右端から左端方向へシフトします。

x —

xが8-、16-、32-、または64ビット整数の場合、y、y ± 8、y ± 16、y ± 32、またはy ± 64はそれぞれyと同じ出力値を出力します。

たとえば、xが8ビット整数の場合、y=1とy=9は同じ結果となります。

yビット循環したx —

yビット循環したxは循環させた結果です。

yビット循環したxのデータタイプは、x入力のデータタイプにより決定されます。

以下の表は、xとyがどのようにyビット回転したxに影響するかを示します。


y	x	yビット循環したx	コメント
1	3 (00000011)	6 (00000110)	この関数は、左側の最初の1ビット0を右端にシフトします。
2	3 (00000011)	12 (00001100)	この関数は、左側の最初の2ビット00を右端にシフトします。
-3	3 (00000011)	96 (01100000)	この関数は、右側の最初の3ビット011を左端にシフトします。

以下の詳細は、このオブジェクトをFPGA VIで使用する場合に適用されます。

メモ以下の詳細は、LabVIEW FPGAモジュールの各バージョンごとに変更される可能性があります。


シングルサイクルタイミングループ	サポートあり
使用	該当なし
タイミング	シングルサイクルタイミングループの内側―この関数をシングルサイクルタイミングループ内で使用すると、組み合わせ論理の遅延はxのビット数に比例します。シングルサイクルタイミングループの外側―この関数をシングルサイクルタイミングループの外側で使用すると、実行に1クロックサイクルと1レジスタが必要となります。
リソース	この関数は、xのビット数に比例するFPGAリソースを必要とします。