yによって指定されたビット数分xをシフトします。

コネクタペーンには、この多態性関数のデフォルトのデータタイプが表示されます。


icon

入力/出力

  • ci16.png y —

    yには任意の数値表現を使用できます。yが0より大きい場合、この関数はxをyビット左へ (最下位ビットから最上位ビットへ) シフトし、下位ビットに0を挿入します。yが0より小さい場合、この関数はxをyビット右へ正の方向に (最上位ビットから最下位ビットへ) シフトして、上位ビットに0を挿入します。

  • cu32.png x —

    xは任意の整数値表現です。xが8、16、32、または64ビット整数で、yがそれぞれの整数に対して8、16、32、または64より大きいか、-8、-16、-32、-64より小さい場合、出力値はすべて0となります。

  • iu32.png x << y —

    x << y はシフトの結果で、xと同じ数値表現が使用されます。

    • FPGAモジュールの詳細

    以下の説明は、このオブジェクトをFPGA VIで使用する場合に適用されます。

    メモ 以下の詳細は、LabVIEW FPGAモジュールのバージョンごとに変更される場合があります。
    シングルサイクルタイミングループ サポートあり
    Usage ビットシフト操作は、符号付き整数の符号ビットを含むすべてのビットをシフトします。符号付き整数の符号を維持するには、「2の累乗でスケール」関数を使用します。
    タイミング

    シングルサイクルタイミングループの内側―この関数をシングルサイクルタイミングループ内で使用すると、組み合わせ論理の遅延はxのビット数に比例します。

    シングルサイクルタイミングループの外側―この関数をシングルサイクルタイミングループの外側で使用すると、実行に1クロックサイクルと1レジスタが必要となります。
    リソース この関数は、xのビット数に比例するFPGAリソースを必要とします。