Implies関数
- 更新日2025-07-30
- 3分で読める
xを否定して、yと否定したxの論理和 (OR) を計算します。両方の入力はブール値、数値、またはエラークラスタである必要があります。xがTRUEでyがFALSEの場合、関数はFALSEを返します。それ以外の場合は、TRUEを返します。
メモ この関数は、数値入力に対してビット単位の演算を実行します。
コネクタペーンには、この多態性関数のデフォルトのデータタイプが表示されます。
入力/出力
x
—
xは、ブール値または数値である必要があります。xは、スカラ、数値かブールの配列、数値かブールのクラスタの配列などです。xがエラークラスタの場合、エラークラスタの状態パラメータだけが入力端子に渡されます。
y
—
yは、ブール値または数値である必要があります。 yは、スカラ、数値かブールの配列、数値かブールのクラスタの配列などです。yがエラークラスタの場合、エラークラスタの状態パラメータだけが入力端子に渡されます。 
x . implies y?
—
x .implies. y?は、yの論理和 (OR) とxの論理否定値です。 |
Implies真理値表
| x | y | x . implies y? |
|---|---|---|
| T | T | T |
| T | F | F |
| F | T | T |
| F | F | T |
FPGAモジュールの詳細
以下の説明は、このオブジェクトをFPGA VIで使用する場合に適用されます。
メモ 以下の詳細は、LabVIEW FPGAモジュールのバージョンごとに変更される場合があります。
| シングルサイクルタイミングループ | サポートあり |
| Usage | 時間とリソースをできるだけ効率化するために、ブール関数はシングルサイクルタイミングループ内に配置してください。 |
| タイミング | シングルサイクルタイミングループの内側―ブール関数をシングルサイクルタイミングループ内で使用すると、ブール演算が発生するたびにシングルサイクルタイミングループの組み合わせ論理に若干遅延が発生します。 シングルサイクルタイミングループの外側―ブール関数をシングルサイクルタイミングループの外側で使用すると、各ブール演算に1クロックサイクルが必要となります。 |
| リソース | ブール関数は、入力に大規模な配列が配線された場合に限り、大量のFPGAリソースを消費します。FPGAリソースを節約するために、配列を制限することを検討してください。 |
サンプルプログラム
LabVIEWに含まれている以下のサンプルファイルを参照してください。
- labview\examples\Booleans\Boolean Functions.vi