配列の要素を出力配列に分割して、要素を出力に連続的に配置します。出力配列の長さを変更させる要素は破棄されます。

また、関数のサイズを変更することによって、追加的な出力端子を追加できます。


icon

入力/出力

  • c1ddbl.png 配列 —

    配列は、任意のタイプの1D配列を使用できます。

  • i1ddbl.png デシメーション配列 —

    要素 0、n、2n、...は最初の出力配列です。

    関数は、配列[0]を最初の出力配列の指標0に格納します。配列[1]は2番目の出力配列の指標0、配列[n-1]は最後の出力配列の指標0、配列[n]は最初の出力配列の指標1にそれぞれ格納されます。ここで、nはこの関数の出力端子の数です。

    たとえば、配列に16個の要素があり、4つの出力配列を配線するとします。最初の出力配列は要素0、4、8、12を受け取ります。2番目の出力配列は、要素1，5、9、13を受け取ります。3番目の出力配列は、2、6、10、14を受け取ります。最後の出力配列は、3、7、11、15を受け取ります。これは予想される動作です。

    入力配列から1つの要素を削除すると、15個の要素のみになります。最後のデシメーション配列には、要素15は削除されたため、3つの要素 (3、7、11) のみ含まれます。関数は同じサイズの配列を返し、その他の3つのデシメートされた配列は、すべての配列に3つの要素が含まれるように最後の要素を破棄します。

  • i1ddbl.png デシメーション配列 —

    要素 1、 n+1、 2n+1、...は2番目の出力配列などとなります。

    • FPGAモジュールの詳細

    以下の説明は、このオブジェクトをFPGA VIで使用する場合に適用されます。

    メモ 以下の詳細は、LabVIEW FPGAモジュールのバージョンごとに変更される場合があります。
    シングルサイクルタイミングループ サポートあり
    Usage LabVIEW FPGAモジュールは、コンパイル時に固定サイズに決定される1次元配列のみをサポートしています。定数と定数以外の入力を使用できます。
    タイミング この関数は、内部レジスタを持たないため実行クロックサイクルは必要ありません。
    リソース この関数は単なる配線操作であるため、FPGAリソースを必要としません。