Rundet den Eingangswert auf die nächstkleinere ganze Zahl.

Wenn zum Beispiel der Eingangswert 3.8 lautet, ist das Ergebnis 3; bei -3.8 ist das Ergebnis -4. Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.


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Ein-/Ausgänge

  • cdbl.png x —

    x kann zum Beispiel eine skalare Zahl, ein Array oder Cluster mit numerischen Werten oder ein Array aus Clustern mit numerischen Werten sein.

  • idbl.png floor(x): größter int <= x —

    floor(x): größter int ≤ x ist die nächstkleinere ganze Zahl zu x. Bei Zeitangaben wird auf die vorherige Sekunde abgerundet.

    When x is of the form x = a + bi, that is, when x is complex, the function returns a complex number defined by the next lowest integers to the real and imaginary parts of x. The following equation defines floor(x): größter int ≤ x: floor(x) = floor(a) + i floor(b)

    • Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Diese Funktion unterstützt den Single-Precision Floating-Point Data Type nicht.
    Timing

    In Single-Cycle Timed Loop--Wenn Sie diese Funktion in einer Single-Cycle Timed Loop verwenden, ist die Verzögerung der kombinatorischen Logik proportional zur Anzahl der Bits in x.

    Außerhalb einer Single-Cycle Timed Loop--Wenn Sie diese Funktion außerhalb einer Single-Cycle Timed Loop verwenden, benötigt sie eine Taktperiode und verwendet ein Register.

    Die Überlauf- und Rundungsmodi können das Timing beeinflussen.

    Ressourcen Diese Funktion benötigt FPGA-Ressourcen proportional zur Anzahl der Bits in x. Die Überlauf- und Rundungsmodi können Ressourcen beeinträchtigen.