Rundet den Eingangswert auf die nächstgrößere ganze Zahl.

Wenn zum Beispiel der Eingangswert 3.1 lautet, ist das Ergebnis 4; bei -3.1 ist das Ergebnis -3. Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.


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Ein-/Ausgänge

  • cdbl.png x —

    x kann zum Beispiel eine skalare Zahl, ein Array oder Cluster mit numerischen Werten oder ein Array aus Clustern mit numerischen Werten sein.

  • idbl.png ceil(x): kleinster int >= x —

    ceil(x): kleinster int >= x ist die nächsthöhere ganze Zahl zu x. Bei Zeitangaben wird die Zeit auf die folgende Sekunde aufgerundet.

    Wenn x die Form x = a + bi hat, also eine komplexe Zahl ist, gibt die Funktion eine komplexe Zahl aus. Diese besteht aus dem Real- und Imaginärteil von x nach Rundung auf die jeweils nächstgrößere ganze Zahl. Die folgende Gleichung definiert ceil(x): kleinster int >= x: ceil(x) = ceil(a) + i ceil(b)

    • Details zum LabVIEW FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA-Moduls ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Diese Funktion unterstützt den Single-Precision Floating-Point Data Type nicht.
    Timing

    In Single-Cycle Timed Loop--Wenn Sie diese Funktion in einer Single-Cycle Timed Loop verwenden, ist die Verzögerung der kombinatorischen Logik proportional zur Anzahl der Bits in x.

    Außerhalb einer Single-Cycle Timed Loop--Wenn Sie diese Funktion außerhalb einer Single-Cycle Timed Loop verwenden, benötigt sie eine Taktperiode und verwendet ein Register.

    Die Überlauf- und Rundungsmodi können das Timing beeinflussen.

    Ressourcen Diese Funktion benötigt FPGA-Ressourcen proportional zur Anzahl der Bits in x. Die Überlauf- und Rundungsmodi können Ressourcen beeinträchtigen.