Wendet ein logisches Nicht-ODER auf die Eingänge an. Die Eingangsgrößen müssen beide boolesche Werte, numerische Werte oder Fehler-Cluster sein. Wenn beide Eingänge FALSE sind, gibt die Funktion TRUE aus. Ansonsten wird FALSE ausgegeben.

Hinweis Zahlen werden bitweise verarbeitet.

Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.


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Ein-/Ausgänge

  • cbool.png x

    x muss ein boolescher Wert oder eine Zahl sein. x kann beispielsweise ein Skalarwert, ein Array oder Cluster aus Zahlen oder booleschen Werten oder ein Array aus Clustern von booleschen Werten sein. Wenn x ein Fehler-Cluster ist, wird nur der Status-Parameter des Fehler-Clusters an den Eingangsanschluss übergeben.

  • cbool.png y

    y muss ein boolescher Wert oder eine Zahl sein. y kann beispielsweise ein Skalarwert, ein Array oder Cluster aus Zahlen oder booleschen Werten oder ein Array aus Clustern von booleschen Werten sein. Wenn y ein Fehler-Cluster ist, wird nur der Status-Parameter des Fehler-Clusters an den Eingangsanschluss übergeben.

  • ibool.png .nicht. (x ODER y)?

    (x ODER y)? ist das logische NOR von x und y.

  • Wahrheitstabelle

    xy.nicht. (x ODER y)?
    TTF
    TFF
    FTF
    FFT

    Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Verwenden Sie für maximale Zeit- und Ressourceneffizienz boolesche Funktionen in einer SCTL.
    Timing

    In Single-Cycle Timed Loop--Wenn Sie boolesche Funktionen in einer Single-Cycle Timed Loop verwenden, trägt jede boolesche Operation geringfügig zur kombinatorischen Verzögerung der Single-Cycle Timed Loop bei.

    Außerhalb einer SCTL--Wenn Sie boolesche Funktionen außerhalb einer SCTL verwenden, erfordert jede boolesche Operation eine Taktperiode.

    Ressourcen Boolesche Funktionen verbrauchen nur dann erhebliche FPGA-Ressourcen, wenn Sie ein großes Array mit dem Eingang verbinden. Sie sollten Arrays begrenzen, um FPGA-Ressourcen zu schonen.

    Beispiele

    Die folgenden Beispieldateien sind in LabVIEW enthalten.

    • labview\examples\Booleans\Boolean Functions.vi