Multipliziert den Eingangswert mit -1.

Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.


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Ein-/Ausgänge

  • cdbl.png x —

    x kann eine Skalarzahl, eine Festkommazahl, ein Array oder Cluster aus Zahlen, ein Array aus Clustern aus Zahlen usw. sein. x kann keine vorzeichenlose Ganzzahl sein, da vorzeichenlose Ganzzahlen nur nicht negative Ganzzahlen darstellen.

  • idbl.png -x —

    -x ist der negierte Wert von x.

    • Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Wenn Sie diese Funktion mit dem Fließkomma-Datentyp mit einfacher Genauigkeit verwenden, lesen Sie den Abschnitt Verwendung des Fließkomma-Datentyps mit einfacher Genauigkeit und Entscheidung Welcher Datentyp in FPGA-Entwürfen verwendet wird.
    Timing

    In Single-Cycle Timed Loop--Wenn Sie diese Funktion in einer Single-Cycle Timed Loop verwenden, ist die Verzögerung der kombinatorischen Logik proportional zur Anzahl der Bits in x.

    Außerhalb einer Single-Cycle Timed Loop--Wenn Sie diese Funktion außerhalb einer Single-Cycle Timed Loop verwenden, benötigt sie eine Taktperiode und verwendet ein Register.

    Wenn Sie diese Funktion mit dem Festkomma-Datentyp verwenden, können sich die Überlauf- und Rundungsmodi auf das Timing auswirken.

    Ressourcen Diese Funktion benötigt FPGA-Ressourcen proportional zur Anzahl der Bits in x. Wenn Sie diese Funktion mit dem Festkomma-Datentyp verwenden, können sich die Überlauf- und Rundungsmodi auf die Ressourcen auswirken.

    Beispiele

    Die folgenden Beispieldateien sind in LabVIEW enthalten.

    • labview\examples\Numerics\Numeric Functions.vi