Verschiebt x um die Anzahl der Bits, die durch y angegeben ist.

Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.


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Ein-/Ausgänge

  • ci16.png y —

    y kann eine beliebige Zahlendarstellung haben. Wenn y größer als 0 ist, schiebt die Funktion x um y Bits nach links (vom niedrigst- zum höchstwertigen Bit) und füllt die niedrigstwertigen Bits mit Nullen auf. Wenn y kleiner als 0 ist, schiebt die Funktion x um y Bits in die positive Richtung (vom höchst- zum niedrigstwertigen Bit) und füllt die höchstwertigen Bits mit Nullen auf.

  • cu32.png x —

    x kann eine beliebige Integer-Darstellung haben. Wenn x ein 8-, 16-, 32- oder 64-Bit-Integer ist und y größer als 8, 16, 32 oder 64 oder kleiner als –8, –16, –32 oder –64 ist, so besteht der Ausgabewert aus Nullen.

  • iu32.png x << y —

    x << y ist das Ergebnis der Verschiebung und hat die gleiche numerische Darstellung wie x.

    • Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Bei der logischen Verschiebung werden alle Bits einschließlich des Vorzeichenbits einer vorzeichenbehafteten Ganzzahl verschoben. Um das Vorzeichen eines vorzeichenbehafteten Integers beizubehalten, verwenden Sie die Funktion "Mit Potenz von 2 multiplizieren".
    Timing

    In Single-Cycle Timed Loop--Wenn Sie diese Funktion in einer Single-Cycle Timed Loop verwenden, ist die Verzögerung der kombinatorischen Logik proportional zur Anzahl der Bits in x.

    Außerhalb einer Single-Cycle Timed Loop--Wenn Sie diese Funktion außerhalb einer Single-Cycle Timed Loop verwenden, benötigt sie eine Taktperiode und verwendet ein Register.
    Ressourcen Diese Funktion benötigt FPGA-Ressourcen proportional zur Anzahl der Bits in x.