Implikation - Funktion
- Aktualisiert2025-07-30
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Negiert x und berechnet danach das logische ODER aus y und dem negierten Wert von x. Die Eingangsgrößen müssen beide boolesche Werte, numerische Werte oder Fehler-Cluster sein. Wenn x TRUE ist und y FALSE, gibt die Funktion FALSE aus. Ansonsten wird TRUE ausgegeben.
Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.
Ein-/Ausgänge
x
—
x muss ein boolescher Wert oder eine Zahl sein. x kann beispielsweise ein Skalarwert, ein Array oder Cluster aus Zahlen oder booleschen Werten oder ein Array aus Clustern von booleschen Werten sein. Wenn x ein Fehler-Cluster ist, wird nur der Status-Parameter des Fehler-Clusters an den Eingangsanschluss übergeben.
y
—
y muss ein boolescher Wert oder eine Zahl sein. y kann beispielsweise ein Skalarwert, ein Array oder Cluster aus Zahlen oder booleschen Werten oder ein Array aus Clustern von booleschen Werten sein. Wenn y ein Fehler-Cluster ist, wird nur der Status-Parameter des Fehler-Clusters an den Eingangsanschluss übergeben. 
x IMPLIZIERT y?
—
x IMPLIZIERT y? ist das logische ODER von y und der logischen Negation von x. |
Wahrheitstabelle
| x | y | x IMPLIZIERT y? |
|---|---|---|
| T | T | T |
| T | F | F |
| F | T | T |
| F | F | T |
Details zum FPGA-Modul
Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.
| SCTL (Single-Cycle Timed Loop) | Unterstützt. |
| Verwendung | Verwenden Sie für maximale Zeit- und Ressourceneffizienz boolesche Funktionen in einer SCTL. |
| Timing | In Single-Cycle Timed Loop--Wenn Sie boolesche Funktionen in einer Single-Cycle Timed Loop verwenden, trägt jede boolesche Operation geringfügig zur kombinatorischen Verzögerung der Single-Cycle Timed Loop bei. Außerhalb einer SCTL--Wenn Sie boolesche Funktionen außerhalb einer SCTL verwenden, erfordert jede boolesche Operation eine Taktperiode. |
| Ressourcen | Boolesche Funktionen verbrauchen nur dann erhebliche FPGA-Ressourcen, wenn Sie ein großes Array mit dem Eingang verbinden. Sie sollten Arrays begrenzen, um FPGA-Ressourcen zu schonen. |
Beispiele
Die folgenden Beispieldateien sind in LabVIEW enthalten.
- labview\examples\Booleans\Boolean Functions.vi