Verteilt nacheinander die Elemente von Array in die Ausgangs-Arrays. Wenn die Werte nicht zu gleichen Teilen aufteilbar sind und dadurch Ausgangs-Arrays mit unterschiedliche Länge entstünden, werden die betreffenden Werte verworfen.

Zum Hinzufügen von Ausgängen ziehen Sie die Funktion mit der Maus auf.


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Ein-/Ausgänge

  • c1ddbl.png Array —

    Das Array kann ein 1D-Array jedes beliebigen Datentyps sein.

  • i1ddbl.png Dezimiertes Array —

    Elemente 0, n, 2n, ... ist das erste Ausgabe-Array.

    Array[0] wird beim Index 0 des ersten Ausgangs-Arrays gespeichert, Array[1] beim Index 0 des zweiten Ausgangs-Arrays, Array[n-1] beim Index 0 des letzten Ausgangs-Arrays, Array[n] beim Index 1 des ersten Ausgangs-Arrays und so weiter, wobei n die Anzahl der Ausgabeanschlüsse für diese Funktion ist.

    Wenn Array zum Beispiel 16 Elemente enthält und vier Ausgabe-Arrays verbunden werden, wird das erste Ausgabe-Array mit den Elementen 0, 4, 8 und 12 versehen, das zweite mit den Elementen 1, 5, 9 und 13, das dritte mit 2, 6, 10 und 14 und das letzte mit 3, 7, 11 und 15. Dieses Verhalten ist normal.

    Beim Entfernen eines Elements aus dem Eingangs-Array verbleiben nur noch 15 Elemente. Das letzte dezimierte Array hat dann nur noch drei Elemente (3, 7 und 11), da das Element 15 gelöscht wurde. Da die Funktion nur gleich große Arrays ausgibt, wird aus den drei dezimierten Arrays ebenfalls das letzte Element entfernt, so dass alle Arrays nun drei Elemente enthalten.

  • i1ddbl.png Dezimiertes Array —

    Elemente 1, n+1, 2n+1, … ist das zweite Ausgangs-Array usw.

    • Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Das LabVIEW FPGA Module unterstützt nur eindimensionale Arrays, die sich während der Kompilierung auf eine Größe auflösen. Sie können konstante oder nicht konstante Eingänge verwenden.
    Timing Diese Funktion erfordert keine Taktperioden, da sie kein internes Register enthält.
    Ressourcen Diese Funktion beansprucht keine FPGA-Ressourcen, da es sich um eine reine Verbindungsoperation handelt.