Konvertiert ein boolesches FALSE oder TRUE in den 16-Bit-Integer-Wert 0 oder 1.


icon

Ein-/Ausgänge

  • cbool.png Boolesch —

    Boolesch kann zum Beispiel ein Skalar, ein Array oder ein Cluster mit booleschen Werten sein. Wenn Boolesch ein Fehler-Cluster ist, wird nur der Status-Parameter des Fehler-Clusters an den Eingangsanschluss übergeben.

  • ii16.png 0, 1 —

    0, 1 ist 0, wenn Boolesch FALSE ist, und 1, wenn Boolesch TRUE ist.

    • Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Wenn Sie diese Funktion mit dem Fließkomma-Datentyp mit einfacher Genauigkeit verwenden, lesen Sie den Abschnitt Verwendung des Fließkomma-Datentyps mit einfacher Genauigkeit und Entscheidung Welcher Datentyp in FPGA-Entwürfen verwendet wird.
    Timing Für die Ausführung der Konvertierungsfunktionen werden keine Taktzyklen benötigt, da sie keine internen Register enthalten. Wenn Sie die Konvertierungsfunktionen mit dem Festkomma-Datentyp verwenden, können sich die Überlauf- und Rundungsmodi auf das Timing auswirken.
    Ressourcen Die Konvertierungsfunktionen verbrauchen keine FPGA-Ressourcen, da es sich um reine Verbindungsoperationen handelt. Wenn Sie die Konvertierungsfunktionen mit dem Festkomma-Datentyp verwenden, können sich die Überlauf- und Rundungsmodi auf die Ressourcen auswirken.