Xilinx CORE Generator IP 팔레트를 사용한 IP 재사용 증가

Xilinx CORE Generator 팔레트 요약

기본 기능

기본 IP 팔레트에는 고도로 최적화된 누적기, 카운터, 메모리 생성기 기능이 포함됩니다. 또한 DSP48 매크로 함수를 사용하면 설정 마법사를 통해 맞춤 IP를 생성할 수도 있습니다. 이 매크로 마법사는 지시, 파이프라인 설정, 포트 설정을 통해 DSP48를 맞춤화하는 방법을 단계별로 설명하여 수작업으로 복잡한 설정을 할 필요 없이 DSP48 성능을 활용할 수 있습니다.

그림 1. DSP48 매크로 함수를 사용하면 LabVIEW FPGA용 맞춤 IP 블록을 신속하게 설정하고 생성할 수 있습니다.

디지털 신호 처리 (DSP)

DSP CORE Generator 팔레트에는 신호 프로세싱 어플리케이션 개발을 가속화하기 위한 필터 및 변환 라이브러리가 포함됩니다. CORE Generator 마법사는 설정 기반이지만, 리소스 사용 추정, IP 심볼과 같은 다양한 파라미터를 제공함으로써 현재 포트 활용 상태를 명확하게 보여줍니다. 이같은 고도로 파라미터화된 방식 덕분에 맞춤 IP를 생성할 때 유연성과 효율성을 구현할 수 있습니다.

그림 4. Xilinx CORE Generator 대화창은 특정 어플리케이션의 요구사항에 맞게 코드를 맞춤 구성할 수 있도록 여러 IP 파라미터와 스펙을 제공합니다.

¹CORE Generator IP 코어를 사용하려면 Xilinx 라이센스가 필요합니다. 더욱 자세한 정보는 IP 제품 페이지를 참조하십시오.

수학 함수

CORE Generator 팔레트 수학 함수는 기본 함수에서 고급 함수까지 다양합니다. 예를 들어, 팔레트에는 부동소수의 변환, 기본 연산을 위한 FPGA용 IP를 생성하는 블록이 있습니다. 그림 6과 같이 IP 설정 마법사를 사용하면 코드를 생성하고자 하는 부동소수 연산을 편리하게 선택할 수 있습니다.

그림 6. Xilinx CORE Generator Floating-point Operator IP 코어는 LabVIEW FPGA를 위한 부동소수 함수 라이브러리를 제공합니다.

메모리 및 데이터 스토리지 요소

고급 산업별 팔레트

CORE Generator IP 팔레트에는 FPGA 설계 시간을 단축하기 위해 재사용할 수 있는 두 가지 통신 및 이미지 프로세싱 팔레트가 포함됩니다.

통신 및 네트워킹

¹CORE Generator IP 코어를 사용하려면 Xilinx 라이센스가 필요합니다. 더욱 자세한 정보는 IP 제품 페이지를 참조하십시오.

비전 및 이미지 프로세싱

¹CORE Generator IP 코어를 사용하려면 Xilinx 라이센스가 필요합니다. 더욱 자세한 정보는 IP 제품 페이지를 참조하십시오.

앞서 설명한 것처럼 일부 Xilinx IP 블록을 사용하려면 라이센스가 필요합니다. 라이센스 비용과 절차에 대한 자세한 내용은 위의 IP 블록 링크를 클릭하십시오.

그림 11. Xilinx IP 제품 페이지에는 라이센스가 필요한 CORE Generator 블록을 평가하고 주문하기 위한 정보가 제공됩니다.

LabVIEW FPGA의 다른 고성능 IP 블록처럼 어플리케이션에서 CORE Generator 라이브러리를 사용할 때도 고려해야 할 몇 가지 사항이 있습니다. CORE Generator IP는 단일 주기 Timed 루프에서만 실행됩니다. CORE Generator IP는 내부에서 고성능 수학 함수처럼 파이프라인된 경우가 많으므로 출력 데이터는 각 클럭에서 유효하지 않으며 IP 제어 신호 출력으로 데이터가 유효한 때를 알려야 합니다.

또한, Xilinx CORE Generator 라이브러리 지원은 Xilinx Virtex-5와 Spartan-6 FPGA로 제한되어 있으므로 이 FPGA 타겟 중 하나를 포함하는 NI 재구성 가능한 I/O 하드웨어를 사용해야 합니다.

더욱 자세한 내용은 제품 페이지에 있는 IP 블록 데이터 시트를 참조하십시오.

CORE Generator 팔레트에서 Floating-point Operator IP 코어를 사용하여 부동소수 제곱근 계산 수행

그림 16. IP 블록을 연결하고 단일 주기 Timed 루프 내에 배치합니다.

이제 부동소수 제곱근 연산이 구현되었습니다. 이를 새로운 LabVIEW FPGA 어플리케이션 또는 기존 어플리케이션에 통합할 수 있습니다.

다른 VHDL 또는 Verilog IP를 얻거나 생성한 경우, Component-Level IP (CLIP) Node 또는 IP Integration Node를 사용하여 반입할 수 있습니다.

자세히 알아보려면 외부 IP를 LabVIEW FPGA에 반입하기를 참조하십시오.

더 많은 IP가 있으면 LabVIEW FPGA 어플리케이션을 더욱 효율적으로 완성할 수 있습니다. Xilinx CORE Generator IP 팔레트에서 사용 가능한 50개 이상의 IP 코어는 Xilinx FPGA에 최적화된 보다 고급 기능을 제공합니다. 포함된 설정 기반 마법사를 사용하면 특정 어플리케이션을 위한 IP 블록을 편리하게 구성하고 사용자 정의할 수 있습니다.

• LabVIEW FPGA Module에 대해 자세히 알아보기