Next-Generation Semiconductor Technology Parametric Test

Case Study Highlights

 

  • Reducing wafer loss and costs by implementing in-line electrical test, measurement, and analysis
  • Reducing fab cycle time by 3X using 24 dedicated parallel SMU channels (one per probe needle) in a small form factor

  • Further improving system capabilities by implementing flexible test and measurement routines using LabVIEW

"The test-time reduction using this SMU-per-pin method is nothing short of spectacular, and wouldn’t be possible with large, traditional box SMUs. Our method eliminated switching and serialized-measurement time, reducing total test time to that of testing a single test point."

—Bart De Wachter, imec Semiconductor Technology and Systems Group Researcher

The Challenge:

Performing accurate electrical wafer-level tests in the semiconductor R&D fabrication (fab) process flow to detect process-related issues at an early stage. This helps us rework the wafers at the right time to manage yield drops and optimize the R&D process flow, reduce costs, and decrease the time-to-market of the newest chip-manufacturing techniques.

The Solution:

Using the NI PXI platform with PXIe-4135 source measure units (SMUs) to build a highly parallel measurement system to use inside the wafer fab, and programming this setup with LabVIEW so that we can keep all of the wafers inside and test them, process the results, and make much faster adjustments to the semiconductor process flow.

 

개요

Imec은 나노 기술을 선도하는 유럽의 독립 연구 센터입니다. 당사는 도구 및 자재 공급업체에서부터 통합 디바이스 제조업체 및 파운드리, 팹리스 및 팹 라이트(제조 최소화) 회사는 물론 어플리케이션 파트너에 이르기까지 반도체 업계의 모든 계층의 주요 기업들을 연결시킵니다.

 

선도적인 도구 및 자재 공급업체들과의 긴밀한 파트너십 덕분에 첨단 반도체 공정 개발을 수행하고, 최첨단 300mm 웨이퍼 팹/청정실 내부에 설비된 업계에서 가장 발전된 연구 인프라를 파트너들에게 제공할 수 있습니다.

 

당사의 첨단 반도체 기술 및 공정 R&D는 차세대 로직 디바이스 및 첨단 나노 인터커넥트 연구를 비롯하여 이종(heterogeneous)의 3D 적층 IC 시스템 통합에 이르기까지 다양한 주제들을 다루며, 미래의 저전력 모바일 어플리케이션을 위한 길을 열고 있습니다.

 

팹 공정 흐름의 문제점

당사는 공정 흐름이라고 하는, 빈 실리콘 웨이퍼에서 시작하여 전기적 기능 칩으로 끝나는 수백 개의 전용 공정 단계를 순차적으로 실행하여 웨이퍼/칩을 제조합니다. 그러나 R&D 환경의 특성과 개별 공정 단계의 복잡성을 감안할 때 전체 공정 흐름 중에 결함이 발생하여 기능 디바이스의 상당한 수율 저하를 초래할 수 있습니다.

 

공정 흐름(팹 내부에 물리적으로 수용됨)의 초기 단계에서 수행되는 웨이퍼의 개별 칩/디바이스에 대한 전기적 테스트는 온칩 디바이스 성능(트랜지스터, 인터커넥트, 회로 등)에 대한 조기 피드백과 반도체 공정에 대한 조기 모니터링을 가능하게 합니다. 그러나 이전에 설치된 구성에서는 전기적 테스트가 팹 내의 생산 라인에 직접 연결되어 있지 않았기 때문에 공정 흐름의 중요한 구간에서 피드백을 얻을 수 없었습니다. 따라서 공정이 끝나기 전의 단계에서 웨이퍼를 팹에서 가져 나와 기존 파라메트릭 테스터에서 테스트할 수밖에 없었습니다. 그리고 오염 문제로 인해 팹에서 꺼낸 웨이퍼를 다시 팹으로 가지고 들어갈 수 없었기 때문에 웨이퍼의 낭비가 심각했고 학습 사이클과 프로젝트 결과물의 산출 시간이 매우 길어졌습니다.

 

당사의 R&D 테스트 칩 라인은 수천 개의 개별 트랜시스터, 저항 및 커패시터로 구성되어 있으며 수많은 규격과 설계로 제공됩니다. 또한 작은 데모용 회로가 포함되어 있기도 합니다. 특정 반도체 제조 프로세스를 특성화하려면 이 많은 디바이스를 테스트해야 합니다.

 

이런 사항을 모두 고려하여 당사는 하루 24시간 테스트를 처리할 수 있는 인팹 반도체 자동 테스트 장비(ATE)가 R&D 프로젝트 산출물을 크게 신속화하고 간접비를 줄일 수 있을 것으로 생각했습니다. 웨이퍼 팹에 유효한 전기적 테스트 솔루션이 없었기 때문에 당사는 다양한 산업 제휴 프로그램을 지원하기 위해 신속하고 정확하게 테스트를 수행할 수 있는 다용도 설비를 찾기 시작했습니다. 이 설비는 파라메트릭 및 기능적 IC 테스트를 위한 모든 테스트 요구 사항을 충족해야 했으며, 미래의 반도체 공정 기술에 대한 새로운 테스트를 위해 설비를 쉽게 확장할 수 있어야 했습니다.

 

1단계: 처리량이 높고 고도로 정확한 인팹 ATE 설비 구현

과거에는 팹 외부의 대형 파라메트릭적 테스터에서 이런 테스트를 실시했습니다. 테스터들은 잘 작동했지만 테스트가 팹 외부에서 이루어졌기 때문에 웨이퍼 양의 2배를 생산해야 했습니다. 당사는 팹 내부에 두기 위한 세트를 하나 생산하고, 팹 외부에서 테스트할 세트를 하나 더 만들어야 했습니다. 시간 소모적인 이 접근법은 테스트된 배치에서 얻은 정보를 나머지 공정 단계 중에 현재 팹 내부에 있는 웨이퍼에 적용해야 한다는 것을 의미했습니다.

 

당사는 이런 간접비를 줄이고 대체 솔루션을 찾고자 했습니다. 또한 좋은 하드웨어 및 소프트웨어 서비스 지원을 제공할 업체를 선택하고자 했습니다. 얼마 지나지 않아 시장에 나와 있는 테스터들이 파라메트릭 테스트 또는 기능 테스트 중 하나에 집중하지만 둘 모두를 제공하지는 않는다는 사실을 곧 알게 되었습니다. 또한 전통적 파라메트릭 테스터는 SMU, 디지털 멀티미터 (DMM) 및 LCR 미터 자원을 공유하기 위해 스위치 매트릭스를 활용하기 때문에 신호 강도가 떨어지므로 작업을 직렬화할 수밖에 없었습니다. 또한 이러한 테스터들은 대개 프로그래밍에 시간이 많이 걸리고, 고정된 패키지로 제공되며, 비용이 많이 들었습니다.

 

당사는 연구소에서 NI PXI 플랫폼을 사용하여 종합 테스트, 검증 및 측정 작업을 수행하고, NI와 좋은 관계를 유지하고 있습니다. 필요시 NI가 하드웨어 및 소프트웨어 서비스 지원을 제공할 수 있음을 알고 있었습니다. NI가 매우 정확한 차세대 SMU를 개발하고 있다는 것을 알게 된 후 비용 효율적인 시스템을 개발하고 인팹 측정 역량을 향상시킬 수 있는 기회를 발견했습니다. NI의 로드맵을 확인한 당사는 NI를 신기술의 얼리 어답터로 활용하기로 했습니다.

 

우리는 PXIe-4135 펨토암페어급 SMU와 PXI 플랫폼을 사용해 프로젝트 기간을 크게 단축하고 웨이퍼 낭비를 막을 수 있으며 팹 내 상시 가동 가능한 ATE 시스템을 구축했습니다. PXI 계측기 외에도 작업자 없이 동작하는 자동 웨이퍼 이동 시스템을 포함하는 프로브 스테이션을 사용했습니다. 맞춤형 프로브 카드를 개발하여 모든 웨이퍼 프로브 부품을 PXI 계측기와 함께 19인치 랙에 설치했습니다.

 

첫 테스터 버전은 NI PXI SMU와 DMM, LCR 미터 및 타사 저누설 스위치 매트릭스를 결합하여 여러 테스트에서 자원을 공유하기 위한 구성이었습니다. PXIe-4135의 3축 케이블은 전체 구성에서 누설 수준을 낮게 유지할 때 매우 중요했습니다.

 

 

LabVIEW에서의 설정 프로그래밍 및 최초 결과 획득

우리는 팹 내 ATE의 프로세스 모니터 구조물 위에서 PXI 모듈형 계측기를 통해 LabVIEW 파라메트릭 테스트 라이브러리를 개발, 구현 및 벤치마크했습니다. 프로세스 흐름의 여러 단계에서 완전 자동화되어 작업자 없이 동작하는 웨이퍼 테스트를 위한 맞춤형 LabVIEW 테스트 시퀀스를 구현했습니다. 이러한 시퀀스는 NI 계측기, 스위치, 프로브 스테이션 및 자동 로더를 제어 및 동기화합니다. LabVIEW를 사용해 우리는 모든 데이터를 imec 데이터 창고 호환 포맷으로 기록해 전기적 데이터를 쉽게 다른 인라인 (광학) 계측 데이터 위에 오버레이하여 심도 깊은 프로세스 분석을 제공할 수 있었습니다. 

 

일반적인 SMU-트랜지스터 연결 방식은 4개의 PXIe-4135 SMU를 게이트, 드레인, 벌크 및 소스 터미널(그림 7)에 적용하고, 스위치 매트릭스를 통해 개별적인 힘 및 감지 연결부를 사용하여 기생 요소들을 배제하는 것으로 구성됩니다. 당사는 상태(on-state/off-state) 전류 측정, 스윕 측정, 임계 전압 추출 절차 등을 포함하여 웨이퍼에 대한 완전한 LabVIEW 트랜지스터 테스트 패키지를 제안하고, 이에 더하여 모든 결과를 고성능의 타사 계측 장비와 벤치마크했습니다.

 

그림 8은 IV 및 CV 측정에서 PXIe-4135 SMU가 타사의 고성능 계측 장비와 동등하다는 것을 보여줍니다.

 

 

PXI 플랫폼이 팹 내 작업에 미치는 영향

팹 내 ATE를 통해 이전에는 불가능하거나 웨이퍼가 많이 필요한 실험을 수행할 수 있습니다. 이런 새로운 실험은 우리처럼 독립적인 연구 기관이 차세대 반도체 산업 프로세스 기술을 개발하는 데 필요한 귀중한 지식을 제공합니다.

 

그림 9는 이러한 실험 중 하나의 놀라운 개선점을 나타냅니다.

 

 

2단계: 병렬성과 테스트 수행 시간의 향상

이 시점에서 우리는 이미 PXIe-4135의 I-V 테스트 성능이 현재 유통되는 최고 성능의 SMU와 동급이라는 점을 확인했으며 심지어 고속의 샘플링 속도 덕분에 저주파수, 피코패럿 레벨의 C-V 테스트에도 사용할 수 있다는 점도 보여주었습니다. 이 SMU의 다용도성 덕분에 우리는 DMM과 LCR 미터를 사용하지 않고 한 가지 종류의 계측기만으로 모든 PCM 테스팅 요구사항을 만족할 수 있습니다.

 

 

PXIe-4135를 단독 계측기로 사용함으로써 테스트 비용을 줄였지만 우리는 테스트 시간을 더 줄이려는 야심 찬 목표를 갖고 있었습니다. PXIe-4135 SMU의 소형 폼 팩터와 뛰어난 성능은 큰 스위치 매트릭스를 버리고 핀 당 SMU 아키텍처를 도입하여 고성능 SMU를 개별적으로 프로브 패드 모듈 하나에 포함된 다양한 테스트 포인트에 연결하면 신호 경로를 줄이고 모든 테스트를 병렬적으로 수행할 수 있다는 것을 뜻했습니다.

 

 

최신 팹 내 ATE 시스템 하드웨어 구성은 이제 데이지 체인으로 연결된 두 개의 PXI 섀시, 25개의 PXIe-4135 SMU (24개는 웨이퍼 상부에 닿는 프로브로 연결, 하나는 웨이퍼 척 접점으로 연결) 및 하나의 강력한 RMC-8356 랙 마운트 컨트롤러로 구성되어 있습니다. 프로버와 웨이퍼 로더는 GPIB-USB 인터페이스로 제어되며 우리는 LabVIEW를 소프트웨어 아키텍처의 핵심 요소로 사용하고 있습니다.

 

이 핀 당 SMU 기법으로 얻은 테스트 시간 감소는 놀랍다는 말로는 부족한 정도이며 기존의 큰 박스 형태의 SMU로는 불가능했을 것입니다. 이 방법으로 우리는 스위칭 및 동기화 측정 시간을 없앴고 총 테스트 시간을 기존 하나의 테스트 포인트 시간 정도로 획기적으로 줄였습니다.

 

24개의 패드와 12개의 다이오드가 있고 각 다이오드가 두 개의 패드에 연결된 프로브 패드 모듈을 예를 들어 보겠습니다. 펨토암페어 범위의 다이오드 누설 측정을 위해서는 측정 노이즈를 제거하기 위해 긴 테스트 통합(간극) 시간이 필요합니다. 이 통합 시간은 32 전원 라인 사이클(PLC)까지 길어지기도 하는데 이는 640ms (32 PLC x 20 ms/PLC)에 달합니다. 스위치 매트릭스 한 개로 보수적인 직렬 테스트 구성을 한다면, 보통 10ms 정도 걸리는 스위치와 동기화 시간도 계산에 넣어야 합니다. 이를 모두 계산하면 1단계 구성에는 약 프로브 패드 모듈당 7.92초가 필요하다는 결과가 나옵니다. 고병렬성 구성을 사용하여 우리는 그 테스트 시간을 하나의 다이오드 측정 시간 정도(640ms)로, 혹은 기존에서 12분의 1의 시간으로 줄였습니다.

 

여러 어플리케이션에서 테스트 시간 데이터를 수집한 뒤 프로버 이동 시간을 고려해 계산해보니 3.35배 빨라진 것을 확인했는데 이는 기존 구성에서는 웨이퍼당 67분 걸리다가 고병렬성 구성에서는 웨이퍼당 20분이 걸리게 된 것입니다. 따라서 1단계에서 2단계로 넘어가는 테스트 처리량이 세 배가 되었다고 자신 있게 말할 수 있습니다. 이러한 처리량 증가로 우리는 R&D 프로젝트의 결과물을 훨씬 빨리 산출할 수 있게 되었으며 프로세스 학습 사이클은 훨씬 짧아지기 시작했습니다. 더욱이 프로세스 흐름의 초기에 웨이퍼 레벨 신뢰성에 대한 큰 데이터 세트를 추출할 수 있게 되었습니다.

 

조직 및 사업적 영향

ATE 구성은 Imec의 시장 선도적 반도체 프로세스를 모니터링하는데 대체할 수 없는 도구가 되었습니다. 이제 전기적 테스트가 수행되는 모든 웨이퍼는 테스트 후 프로세스에 재진입할 수 있습니다. 더 이상 팹에서 웨이퍼를 가지고 나올 필요가 없습니다. 따라서 우리는 운영하는 산업 협력 프로그램에서 1년에 수십 장의 웨이퍼를 절약할 수 있습니다. 또한 학습 사이클도 매우 짧아져 프로젝트를 더 빨리 끝낼 수 있고 같은 시간에 더 많은 연구가 가능합니다.

 

임베디드 전기적 테스트와 신속하게 수행된 테스트 데이터 분석 과정에서 프로세스 설정이 요구사항과 맞지 않고 수정이 필요하다는 것이 밝혀지면 그 즉시 웨이퍼를 몇 단계 뒤로 보내서 수정된 프로세스 설정으로 재작업할 수 있습니다. 그 후 다시 테스트한 뒤 프로세스를 계속 진행할 수도 있고 재작업/테스트 사이클을 여러 번 반복할 수도 있습니다. 우리는 실험 또는 오류가 있는 프로세싱으로 인한 웨이퍼의 손실을 크게 줄였습니다.

 

프로세스 통합 엔지니어 중 한 명은 이렇게 말합니다. “인라인 전기적 테스트는 오류 없는 프로세스 설정을 검증하는 유일한 방법이 되었습니다. 우리는 프로세스가 끝날 때까지 웨이퍼 테스트를 연기할 수 없습니다. 그렇게 되면 학습 사이클이 한 달이나 길어지기 때문입니다. 인라인 전기적 측정은 형태화, 금속 배선 및 평탄화 과정에서 생기는 많은 프로세스 관련 문제를 제조 프로세스 초기에 발견할 수 있도록 도와줍니다.”

 

결론 및 다음 단계

PXIe-4135는 고정확성 SMU로서의 성능을 증명했으며 C-V 측정 유닛으로도 활용할 수 있으므로 계측 및 테스트 채널 확장의 높은 비용을 아낄 수 있게 합니다. 지난 몇 달간 인라인 테스팅에 대한 수요가 급증했으며 지금도 증가하고 있습니다. 우리 과제는 테스트 처리량을 늘리고 전체 테스트 시간을 줄이는 것입니다. 웨이퍼 팹 사이클 시간은 매우 중요합니다. 이러한 과제를 해결하기 위해 우리는  LabVIEW 파라메트릭 테스트 라이브러리를 개선하고 확장할 계획이며 더 높은 수준의 자동화와 작업자 친화적인 사용성 및 쉬운 데이터 처리를 위해 TestStand 소프트웨어를 평가할 가능성도 있습니다.

Figure 1. Inside the State-of-the-Art 300 mm Wafer Fab
Figure 2. Semiconductor Manufacturing Process Flow Abstraction
Figure 3. NI PXIe-4135 Femtoampere-Class SMUs Serve as the Heart of All I-V and Capacitance-Voltage (C-V) Parametric Tests
Figure 4. A Custom Probe Card with Triaxial Connectivity, Natively Supported by the NI PXIe-4135 SMU
Figure 5. Imec’s Phase 1 In-Fab Full-Automatic Wafer Test Setup Block Diagram
Figure 6. Imec’s Phase 1 In-Fab Full-Automatic Wafer Test ATE Setup (with Switch Matrix)
Figure 7. A Typical SMU-Transistor Hookup Scheme Using Four PXIe-4135 SMUs
Figure 8. Benchmark Results: PXIe-4135 SMUs Parallel High-End Third-Party Instrumentation
Figure 9. Initial Results
Figure 10. Imec’s Phase 2 In-Fab Full-Automatic Wafer Test Setup Block Diagram
Figure 11. Imec’s Phase 2 In-Fab Full-Automatic Wafer Test ATE Setup
Figure 12. SMU-per-Pin Architectures Improve Signal Integrity and Parallelize Measurements for Drastically Reduced Test Times