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當我使用Single-Cycle Timed Loop時，為什麼我會得到不正確的模擬結果？
主要軟體:
主要軟體版本: 8.5
主要軟體修正版本:
次要軟體: N/A
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問題: 使用模擬器模式(emulation mode)執行FPGA應用時，當我使用多個single-cycle Timed Loop，會得到錯誤的結果。
解答: 這個問題可能是因為在記憶體中使用過多的single-cycle Timed Loops而造成錯誤並回傳輸出的預設值。若記憶體中有多個FPGA VIs，請關閉部分VIs並再次嘗試。若需求為在模擬器模式下，您也可以將部分的single-cycle Timed Loops用While Loops來取代。
相關連結:
附加檔案:
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報告日期: 08/24/2007
最後更新: 03/02/2009
文件偏號: 4BG8HU00