歪みゲージテストを使用した破損PCBアセンブリおよびテストプロセスの特定と特性評価

エンジニアは何十年もの間PCBとPCBベースの製品を使用してきましたが、なぜストレスによる故障が今日ますます大きな問題になっているのでしょうか。この疑問に答えるために、このトピックの専門家は、近年のエレクトロニクス業界の主要な傾向がPCBの最大許容応力制限にどのように影響するかを検証しました。最も関連のある傾向の2つは以下のとおりです。

• 従来の錫-鉛はんだから鉛フリーはんだを採用
• コンパクトボールグリッドアレイ (BGA) コンポーネントの使用頻度の増加

上記の傾向の理由と関連する利点は明白です。2006年7月に欧州連合でRoHS指令が発効しました。この指令は、さまざまな種類の電子および電気機器の製造における鉛を含む6つの危険物の使用を制限しています。この欠点は、鉛フリーはんだは脆性が高く、製造時の組み立てやテスト工程では、従来の錫-鉛はんだよりも応力がかかると割れやすくなることです。

BGAコンポーネントは、表面実装パッケージよりも多くの利点があります。たとえば、高密度ピン、熱伝導性、熱抵抗が低いことによる過熱防止、パッケージとPCB間の距離が短い（つまりインピーダンスが低い）ことによる電気性能などです。一方、BGAコンポーネントには、高価な検査、熱膨張に対する応答性の低下、リード線の長さが長い表面実装コンポーネントと比較して高い撓みと振動などの欠点があります。BGAコンポーネントは、応力を均等に分散する効率が低く、特に内側の行ではんだボールジョイントの割れが発生しやすくなります。

上記の2つの傾向は、それぞれPCBに直接適用できる最大機械的応力の制限値を下げます。これらを組み合わせると、最大許容応力を超えるとはんだ接合割れの可能性が劇的に高まり、最大応力レベルに対するボードおよび周辺装置の特性評価がほぼ必須となります。回路内テスト（ICT）、パネル剥離、または最終検証テスト（FVT）などの組み立ておよびテストプロセスでは、ボードを何らかのフィクスチャに保持してからタスクを実行します。これらのフィクスチャが正しく設計されていないと、PCBに安全に許容される以上の応力がかかる傾向があります。適切に設計された治具でも、時間の経過とともに内部のPCBにより高い応力がかかる傾向があります。

故障を事前に回避し、問題のある設計やプロセスを特定するには、PCBに歪みゲージテストを実装して、最大応力が発生する可能性のあるこれらのプロセスを特性化し、許容範囲内であることを確認します。測定された応力値がボードの最大許容応力レベルを超える場合は、フィクスチャのやり直しや再設計を行うか、必要に応じてプロセスを変更して、これらの値を許容範囲内にすることができます。IPC/JEDEC-9704ガイドラインは、問題のある組み立ておよびテストプロセスを特定し、PCB歪みゲージテストを実施するための体系的な手順を提供します。

IPC(当初はInstitute for Printed Circuitsとして設立され、現在はIPCとして知られています。Association Connecting Electronics Industries）は、設計、PCB製造、および電子アセンブリを含む電子相互接続業界のあらゆる側面を代表する2,600社のメンバー企業の競争力と財務上の成功を目的とする世界的な業界団体です。IPCと電子デバイス工学協議会（JEDEC）は、2004/2005年にPCBの機械的応力に関する2つのガイドライン文書を発表しました。IPC/JEDEC-9702は歪み特性評価ガイドラインで、IPC/JEDEC-9704はプリント配線板の歪みゲージ試験に焦点を当てています。

IPC/JEDEC-9704ガイドラインのフルコピーをIPCのウェブサイトからダウンロードしてください。
IPC/JEDEC-9704ガイドラインのフルコピーをJEDECのウェブサイトからダウンロードします。

このホワイトペーパーの以下のセクションでは、IPC-9704ガイドラインで推奨されている4つのPCB歪みゲージ試験手順について説明します。

PCB歪みゲージテストでは、高ストレスの原因となり破損する可能性のあるプロセスを定量的に評価および特性化できますが、テストを実施するにはまずこれらのプロセスを特定する必要があります。IPC/JEDEC-9704ガイドラインドキュメントによると、一般的に特徴付けられる製造手順は以下のとおりです。

1. SMTアセンブリプロセス
   • ボード脱パネル化 (経路設定) プロセス
   • すべての手動処理プロセス
   • すべてのリワークおよびレタッチプロセス
   • コネクタの取り付け
   • コンポーネントのインストール
2. ボードテストプロセス
   • インサーキットテスト (ICT)
   • ボード機能テスト（BFT）または同等の機能テスト
3. 機械的アセンブリ
   • ヒートシンクアセンブリ
   • ボードサポート/補強アセンブリ
   • システムボードの統合またはシステムアセンブリ
   • 周辺機器相互接続（PCI）またはドーターカードの取り付け
   • デュアルインラインメモリモジュール（DIMM）の取り付け
4. 出荷環境

上記のリストでは通常、ICTとBFTが最も歪み/歪み速度の高い操作ですが、他のプロセスでも破損の可能性があるため、できるだけ多くのプロセスで歪みテストを実施する必要があります。

プロセスを確認したら、PCB歪みゲージテストの以下の4つのステップを実装できます。

1. 歪みゲージセンサを選択
2. 歪みゲージのテストおよび取り付け用にPCBを準備する
3. 歪みの測定
4. データの解析とレポート

歪みゲージは、電気抵抗がデバイスの歪みの量に比例して変動するデバイスです。IPC/JEDEC-9704ガイドラインドキュメントでは、PCB歪みゲージテストに3要素スタックロゼット歪みゲージを使用することが推奨されています。

ロゼット歪みゲージ（図1）は、3つの独立した歪みゲージが重なり合って構成されています。ワイヤ歪みゲージは一方向のみの歪みを測定するのとは異なり、ロゼット歪みゲージは部品の表面の歪みの完全な状態を測定します。つまり、exとeyの2つの伸長歪みだけでなく、特定のx-y軸システムに対するせん断歪みgxyも測定できます。

図1.3要素スタックロゼット歪みゲージ

x軸とy軸が指定されていると仮定すると、2つのゲージをx方向とy方向に取り付けて、これらの方向の関連する拡張歪みを測定することができます。ただし、せん断歪みgxyを直接測定する方法はありません。また、主歪み方向は一般に不明であるため、主歪みを直接測定することはできません。

この問題の解決策は、点 (曲面) の2D歪み状態が、(a) ex、ey、gxyまたは(b) e1、e2、qのいずれかの3つの独立した量によって定義されることを認識することです。ここで、ケース (a) は任意のxy軸システムに対する歪み成分、ケース (b) は主な歪みとその方向を示します。いずれの場合も、曲面上の2D歪みの状態を完全に定義し、他の座標系に対する歪みの計算に使用できます。この状況は、曲面上の1点で3つの独立した歪み測定ができれば、これら3つの独立した量を決定できることを意味します。最もわかりやすい方法は、3つの歪みゲージを「ロゼット」に配置し、各ゲージを異なる方向に向け、すべての歪みゲージをできるだけ近い位置に配置して、1点の測定を概算することです。3つの歪みとゲージ方向が分かっている場合、任意のxy座標系に対する主歪みとその方向、または同等の歪みの状態を解くことができます。必要な関係は歪み変換方程式であり、Mohrの円の構成はこのプロセスを視覚化します。

IPC/JEDEC-9704ガイドラインによると、推奨される歪みゲージの詳細は以下のとおりです。

• 3要素スタック長方形（0/45/90）ロゼット歪みゲージ
• 1.0～2.0 mm、公称²、ゲージセンササイズ
• 120または350 W歪みゲージ
• リード線アタッチパッドは歪みゲージの片側または片側に取り付け

協和（KFW-D17、防水3軸箔歪みゲージ）やビシェイ（C2A-06-062WW-350またはC2A-XX-062LR-350、汎用長方形ロゼット歪みゲージ）など、3要素積層ロゼット歪みゲージを提供している会社もあります。

表面実装技術 (SMT) のリフローの前に適用される機械的歪みは限られており、さらに重要なことに、はんだ接合はリフロー後にのみ形成されるため、歪み特性解析はSMTリフロー後の組立およびテスト操作にのみ必要です。通常、2つ以上のテストボードが計測されます。電気的に機能している必要はありませんが、機械的に最新の設計を表現している必要があります。

データは、CBGAコンポーネントで応力関連の障害が発生していることを示しています。IPC/JEDEC-9704ガイドラインでは、パッケージ本体サイズが27 x 27 mm以上のBGAデバイスを測定することを推奨します。たとえば、この要件を満たすテープBGA、フリップチップBGA、強化BGA、セラミックBGA、および低絶縁BGAコンポーネントを特性化する必要があります。

これには、歪みゲージを取り付ける位置の選択が含まれます。ボードに歪みゲージを取り付けるスペースがない場合は、テストボードにすでに取り付けられているコンポーネントを取り外してPCBにスペースを確保しなければならない場合があります。

ボードの準備は、計測プロセスの重要な部分です。ボードを適切に準備することで、歪みゲージを適切に接着することができ、読み取り精度が向上します。また、歪みゲージおよび接着剤の供給元の指示に従って、歪みゲージを取り付けてください。歪みゲージには、特殊な接着剤システムを使用する必要があり、歪みゲージのサプライヤは通常この情報を提供します。ボードの準備、歪みゲージの取り付け、ワイヤの経路設定の詳細については、IPC/JEDEC-9704ガイドラインドキュメントを参照してください。

NIは、テスト、測定、制御ハードウェアおよびソフトウェア機器の製造元であり、ほとんどのハードウェア製品はPCBベースです。NIでは、IPC/JEDC-9704ガイドラインに従って、特に27 x 27 mm以上のBGAコンポーネントを含む鉛フリー製品に対してPCB歪みゲージ試験を実施しています。図2は、歪みゲージを取り付け、ICT検査の準備ができたNIのテストボードの例を示しています。

図2.ICT装置に歪みゲージを取り付けたテストボード

ボードを準備して歪みゲージを取り付けた後、PCB歪みゲージテストの3番目のステップはセンサをデータ収集計測器に接続して実際のテストを実行します。テストの長さは異なる場合があります。通常、データが記録される間5～10秒間実行します。IPC/JEDEC-9704では、テストの実行中に以下のパラメータに注意を払うことを推奨します。

• スキャン周波数（サンプリングレート）
• サンプリング分解能およびゲイン設定
• チャンネル数
• 同時サンプリング
• 励起電圧

スキャン周波数

スキャン周波数 (サンプリングレート) は、1秒あたりのサンプル数 (Hz) の単位でデータをサンプリングするレートです。PCB歪みゲージテストでは、500 Hz～2 kHzの最小スキャン周波数が推奨されます。このサンプリングレートにより、発生する可能性のある高周波ダイナミックイベントが確実にキャプチャされます。たとえば、図3に示すように、2つの異なる周波数で測定する場合を考えてみます。図3(b)は、4倍の周波数でサンプリングした場合、図3(a)のより遅いサンプリング周波数では集録されなかった電圧ピークを示しています。

図3(a)および(b):2つの異なるサンプリングレートを使用した例

サンプリング分解能

サンプリング分解能は、データ集録ハードウェアのA/D変換器（ADC）のビット数を示します。分解能が高いほど、検出可能な入力信号の変化が小さく、測定の精度が向上します。PCB歪みゲージテストでは、12～16ビットの最小サンプリング分解能を推奨します。ADCにはゲイン設定（信号が増幅される係数）もあり、適切なゲイン値を設定することで、データ集録ハードウェアで使用可能な分解能のビットを最大限に活用することができます。

チャンネル数

使用可能な監視チャンネルの数によって、1パスでの測定数が制限されます。BGAチップのすべての隅に取り付けられた4つのスタックロゼットを監視するには最低12の測定チャンネル、1つのスタックロゼットを測定するには最低3つのチャンネルが必要です。チャンネル数が不足している場合は複数のパスを作成することもできますが、解析中に歪みの計算エラーを回避するために、スタックロゼットの3つのゲージすべてを同じ負荷で監視する必要があります。

同時サンプリング

スタックロゼットの3つのゲージすべてを同じロードおよび同じパスで監視する必要があります。使用するデータ集録デバイスは、これらの測定を行う方法を決定します。一般的な手法の2つは、多重化と同時サンプリングです。マルチプレクスを提供するデータ集録デバイスは、1つのADCとサンプルチャンネルを順番に使用します。PCB歪みゲージテストでは、逐次サンプリングにより歪み値が誤って計算される可能性があります。同時サンプリングを使用したデータ集録デバイスでは、チャンネルごとに個別のADCが提供されるため、すべてのチャンネルで正確に同時に測定が行われ、歪み計算の誤差が除去されます。

図4.シーケンシャルサンプリングと同時サンプリング

ブリッジ構成と励起電圧

スタックロゼットの3つの個々のゲージは、ブリッジ構成と励起電圧（どちらもデータ収集計測器から供給される）が必要なクォータブリッジゲージです。

クォータブリッジ歪みゲージセンサのブリッジ構成には、ホイートストーンブリッジの4つのアームのうち3つが含まれます（図5）。ここで、ゲージは4番目のアームとして機能します。

図5.ホイートストーンブリッジ

PCB素材は熱伝導率が低いため、電流が通過してゲージが発熱しやすくなります。3線式のセットアップおよびクォータブリッジを使用するとこの影響は小さくなりますが、励起電圧とSN比（SN比）のバランスを取る必要があります。ボードが静止している間に歪み値が大幅に変動する場合は、この影響が消失するかSNRが許容範囲内になるまで電圧を下げてください。通常、励起レベルは2 Vで十分な性能を発揮します。

未処理の歪みデータを集録したら、PCB歪みゲージテストの最後のステップを開始できます。このデータを解析して、テスト中にボードで発生する応力（最大および最小）を計算します。この解析は、テスト中にオンラインで、またはテスト終了後にすべてのデータを収集した後にオフラインで実行できます。

解析の詳細は、使用している特定の歪み制限基準によって異なります。多くの歪み制限基準では、歪み速度の取得やモーアの円方程式を使用した主歪みの計算が必要な場合があります。IPC-9704ガイドラインによると、少なくとも監視する各ステップの主歪みまたは軸歪みのピーク値（最大および最小）を提供する必要があります。

データをレポートする一般的な方法は、歪み vs. 歪み速度チャートです。ここで、y軸は最大許容主歪み（歪み）、x軸は歪み速度（歪み/秒）を表します。歪みレートは、連続する読み取り値間の歪みの絶対値の変化です。歪み対歪み速度チャートの例を図6に示します（IPC/JEDEC-9704ガイドライン提供）。

データをオンラインで解析する必要がない場合は、データをディスクにエクスポートして、オフライン解析に適したファイル形式で保存できます。

図6.歪みと歪みレートチャートの例

NIは、テストおよび測定の分野で40年以上の経験を持ち、デスクトップ、ポータブル、産業用、組み込みなど各種アプリケーション向けのデータ収集（DAQ）製品を提供する、PCベースのデータ収集分野の世界的トップメーカーです。アナログ、デジタル、およびバス技術の発展に伴い、NIでは一貫してこれらの技術を製品に取り入れてきました。現在、NIでは、測定タイプ、チャンネル数、必要な分解能、およびその他の主な要件に基づいて、さまざまなニーズに対応するさまざまなデータ集録およびセンサ測定プラットフォームを提供しています。

NI CシリーズおよびPXIハードウェアプラットフォームは、電圧、電流、およびセンサの測定用に設計されています。  これらの各プラットフォームには、歪みゲージの測定に最適な歪み特定の測定モジュールが含まれています。NIハードウェアとNI LabVIEWソフトウェアを組み合わせると、柔軟性に優れたモジュール式PCB歪みゲージテストシステムを作成できます。

Cシリーズは、3.4 x 2.7 x 0.9 in.CompactDAQおよびCompactRIOハードウェアプラットフォーム内で互換性のあるI/Oモジュール。PCB歪みゲージテストには、NI 9237 4チャンネル歪み/ブリッジ測定モジュールを推奨します。24ビット分解能およびチャンネルあたり50 kS/sのサンプリングレートを提供し、どちらも推奨仕様をはるかに超えています。

図7.CompactDAQシャーシ内のNI 9237 Cシリーズモジュール

PXIプラットフォームには、4～18スロットの堅牢シャーシに収容されたモジュールに6.3 x 3.9 x 1が搭載されています。  シャーシのバックプレーンには、精密タイミングおよびトリガ用の組込タイミングおよび同期バスが含まれています。  PXIプラットフォームには、分解能24ビットの8チャンネルNI PXIe-4330およびNI PXIe-4331ブリッジモジュールなど、1500を超えるモジュールタイプがあります。  ほとんどのPCB歪みゲージテストでは、サンプリングレートは25 kS/s/chのPXIe-4330で十分ですが、非常に高いサンプリングレートが必要な場合は102.4 kS/s/chのPXIe-4331を使用できます。  PXIプラットフォームは、最高性能の歪み測定に推奨されます。

図8.NI PXI Express、8スロットPXIシャーシ

LabVIEWグラフィカルプログラミングソフトウェアは、スケーラブルなテスト、測定、および制御アプリケーションの開発用に設計されています。使いやすいNI DAQアシスタントと強力なNI-DAQmxドライバソフトウェアにより、データ収集ハードウェアへのシームレスなインタフェースを提供します。LabVIEWには、700を超える解析関数の他に、配列やクラスタなどのコアデータストラクチャ、ループ、ケースストラクチャ、ステートダイアグラムなどのコアプログラミングの構成要素が含まれており、実質的にあらゆるアプリケーションに対応できるように機能を拡張しています。そのグラフィカルなアプローチにより、歪みと歪みレートのストリップチャートなど、あらゆるタイプの制御器および表示器を作成するための直感的なユーザインタフェースがLabVIEWに本来備わっています。

図9. NI LabVIEWグラフィカルプログラミング

LabVIEWは、データ収集、解析、レポート作成を1つのソフトウェア環境で行えるため、PCB歪みゲージのテストに非常に優れたツールです。 

NIでは、CシリーズやPXIなど、歪み測定用にいくつかのハードウェアオプションを提供しています。  これらの各ソリューションは、NI-DAQmxドライバソフトウェアに基づいており、同じLabVIEW APIを使用しているため、チャンネル数のニーズが増大しても、既存のソフトウェアの変更を最低限に抑えるか、まったく行わずに、プラットフォーム間で簡単に移行できます。

NI DIAdemソフトウェアは、データ収集で集められたデータやシミュレーションの際に生成されたデータの管理・解析・レポート作成を行うためのソフトウェアです。DIAdemのオフライン解析およびレポート機能は、PCB歪みゲージテスト中に収集された大量のデータに素早くアクセスしたり、一貫したレポートを作成したり、データを視覚化したりするのに最適なツールです。

CシリーズおよびLabVIEWベースのシステムを使用した歪みの検証および監視プログラムにより、NIは歪み関連の障害や現場復帰を回避することに成功しました。NIは、PCBベースのハードウェア製品を中心に500を超えるユニークなハードウェア製品を提供しています。IPC/JEDEC-9704ガイドラインの導入により、NIではPCB歪みゲージ試験を社内で使用しています。特に、27 x 27 mmを超えるBGA成分を含む鉛フリー製品に対して使用しています。

ボールグリッドアレイや鉛フリーはんだ材料などの最新の技術により、エンジニアは小型で環境にやさしいエレクトロニクス製品を設計することができますが、PCBやPCBベースの製品の設計や製造では、エンジニアは新たな課題に直面します。PCB歪みゲージ試験は、PCBベースの製品の製造において、高応力の原因となり、破損する可能性のあるプロセスをプロアクティブに特定することで、これらの課題の1つに対処します。NIでは、柔軟なソフトウェアとモジュール式ハードウェアにより、PCB歪みゲージテストのニーズを満たすスケーラブルなシステムを提供しています。

参考資料

[1] IPC-9704 ガイドラインドキュメント
        http://portal.ipc.org/Association/Index.htm
[2] 歪み変換とロゼットゲージ理論
        http://www.ae.gatech.edu/people/jcraig/classes/ae3145/Lab2/strain-gage-rosette-theory.pdf

関連資料

• 構造テストに関するNIソリューションの詳細