Next-Generation Semiconductor Technology Parametric Test

Case Study Highlights

 

  • Reducing wafer loss and costs by implementing in-line electrical test, measurement, and analysis
  • Reducing fab cycle time by 3X using 24 dedicated parallel SMU channels (one per probe needle) in a small form factor

  • Further improving system capabilities by implementing flexible test and measurement routines using LabVIEW

"The test-time reduction using this SMU-per-pin method is nothing short of spectacular, and wouldn’t be possible with large, traditional box SMUs. Our method eliminated switching and serialized-measurement time, reducing total test time to that of testing a single test point."

—Bart De Wachter, imec Semiconductor Technology and Systems Group Researcher

The Challenge:

Performing accurate electrical wafer-level tests in the semiconductor R&D fabrication (fab) process flow to detect process-related issues at an early stage. This helps us rework the wafers at the right time to manage yield drops and optimize the R&D process flow, reduce costs, and decrease the time-to-market of the newest chip-manufacturing techniques.

The Solution:

Using the NI PXI platform with PXIe-4135 source measure units (SMUs) to build a highly parallel measurement system to use inside the wafer fab, and programming this setup with LabVIEW so that we can keep all of the wafers inside and test them, process the results, and make much faster adjustments to the semiconductor process flow.

 

概要

Imecは、欧州の大手独立ナノテクノロジー研究センターです。私たちは、半導体業界のあらゆる層の主要プレーヤーと協力しています。それは、ツールと材料のサプライヤから、統合デバイスの製造とファウンドリ、ファブレスおよびファブライト企業、アプリケーションパートナーに及びます。

 

主要なツールおよび材料サプライヤとの緊密なパートナーシップにより、高度な半導体プロセス開発を行い、最先端の300 mmウェーハファブ/クリーンルーム内に収容された業界最先端の研究インフラストラクチャをパートナーに提供できます。

 

私たちの多様で高度な半導体技術と処理の研究開発には、次世代ロジックデバイス、高度なナノインターコネクト研究、異種3Dスタック統合制御(IC)システム統合が含まれ、将来の低電力モバイルアプリケーションへの道を開きます。

 

ファブプロセスフローの課題

ウェーハ/チップの処理は、ブランクシリコンウェーハから始まり、電気的に機能するチップで終わる数百の専用プロセスステップ(プロセスフローと呼ばれます)を連続して実行することによって行われます。しかし、研究開発環境の性質と個々のプロセスステップの複雑さから、プロセスフロー全体にわたって発生する欠陥により、機能デバイスの歩留まりが大幅に低下します。

 

プロセスフローの早い段階でウェーハ上の個々のチップ/デバイスを電気的にテストすることにより、オンチップデバイスのパフォーマンスフィードバックと早期の半導体工程監視が可能になります。しかし、以前のセットアップでは、ファブにインラインの電気テストセットアップが組み込まれていなかったため、プロセスフローの重要なポイントでフィードバックを得ることができませんでした。プロセスの不完全な段階で、既存のパラメトリックテスターでウェーハをテストするために、工場からウェーハを取り出すことを余儀なくされました。また、ファブから出たウェーハをさらなる処理のために戻すことは、汚染の問題によりできなかったため、大幅なウェーハ損失と、学習サイクルおよびプロジェクト成果物の大幅な遅延が発生しました。

 

当社の研究開発テストチップ車両は、さまざまな寸法とアーキテクチャの数千の個別のトランジスタ、抵抗器、およびコンデンサで構成されています。また、小さなデモンストレータ回路を含めることもできます。特定の半導体製造プロセスを正しく特性評価するには、これらすべてのデバイスをテストする必要があります。

 

24時間365日のテスト操作を処理できるファブ内の半導体自動テスト装置(ATE)のセットアップは、研究開発プロジェクトの成果物提供時間を大幅に削減し、全体的なコストを削減できます。私たちのウェーハファブには有効な電気テストソリューションがなかったことから、さまざまな業界の提携プログラムをサポートするために、テストを迅速かつ正確に実行できる汎用性の高いセットアップを探し始めました。このセットアップは、すべてのパラメトリックテストと機能ICテストのニーズを満たし、将来の半導体プロセステクノロジーテストに簡単に拡張できる必要がありました。

 

第1段階:ファブ内の高スループット高精度ATEセットアップの実装

以前は、ファブ外の従来のパラメトリックテスターでこれらのテストを実行していました。テスターは十分に機能しましたが、テストがファブの外で行われるため、2倍の数のウェーハを生産する必要がありました。1セットをファブ内に残し、もう1セットをファブ外でテストしました。この時間のかかるアプローチにより、テストされたバッチから学んだ教訓を、残りの処理ステップ中に現在ファブにあるウェーハに適用しなければなりませんでした。

 

このオーバーヘッドを減らすために、代替ソリューションを探し始めました。優れたハードウェアおよびソフトウェアサービスサポートを提供するサプライヤーが必要でした。すぐに、市場のテスターはパラメトリックテストと機能テストのいずれかに焦点を当てており、両方を実施できるものがないことに気づきました。また、従来のパラメトリックテスターは、スイッチマトリックスを使用して、SMU、デジタルマルチメーター(DMM)、およびLCRメーターリソースを共有します。これにより、信号の整合性が低下し、操作が本質的にシリアル化されます。さらに、それらは一般にプログラムに時間がかかり、固定パッケージで提供され、高価です。

 

私たちは、一般的なテスト、検証、および計測アクティビティにNI PXIプラットフォームを選択し、NIとの素晴らしい関係を享受しています。NIが、必要なハードウェアおよびソフトウェアサービスサポートを提供できることはわかっていました。NIが次世代の高精度SMUに取り組んでいることを知ったことで、コスト効率の高いシステムを構築し、ファブ内計測機能を改善する機会が見つかりました。私たちは、NIのロードマップを洞察することで、新技術の早期採用者としてNIと関わることになりました。

 

PXIe-4135フェムトアンペアクラスのSMUとPXIプラットフォームを使用して、24時間365日稼働できるファブ内ATEシステムを構築し、プロジェクトタイムラインを大幅に短縮し、ウェーハの無駄をなくすことができました。PXI計測器に加えて、無人で稼働できる自動ウェーハハンドリングシステムを備えたプローブステーションを使用しました。カスタムプローブカードを開発し、すべてのウェーハプローブコンポーネントを、PXI計測器を収容する19インチラックに据え付けました。

 

テスターの初期バージョンでは、NI PXI SMUとDMM、LCRメーター、およびサードパーティの低漏電スイッチマトリックスを組み合わせて、テストポイント間でリソースを共有しました。PXIe-4135トライアキシャルケーブルは、セットアップ全体を通して低漏電レベルを維持するために極めて重要でした。

 

 

LabVIEWを使用したセットアップのプログラムと初期結果の取得

プロセスモニター構造の計測にPXIモジュール式計測器を使用して、ファブ内ATEでLabVIEWパラメトリックテストルーチンのライブラリを開発、実装、ベンチマークしました。プロセスフローのいくつかの段階で、完全に自動化された無人ウェーハテスト用に、カスタマイズされたLabVIEWテストシーケンスを実装しました。これらのシーケンスは、NI計測器、スイッチ、プローブステーション、オートローダーを制御し同期させます。LabVIEWを使用して、すべてのデータをimecデータウェアハウス互換形式で記録し、電気データを他のインライン(光学)計測データとスムーズにオーバーレイし、詳細なプロセス分析を提供しました。 

 

典型的なSMUからトランジスタへの接続スキームは、4つのPXIe-4135 SMUをゲート、ドレイン、バルク、およびソース端子に適用し(図7)、スイッチマトリックスを介した個々のフォースおよびセンス接続を使用して寄生成分を排除します。オン状態/オフ状態の電流計測、スイープ計測、しきい値電圧抽出手順を含む完全なLabVIEWトランジスタテストパッケージをウェハ上で実行し、結果をハイエンドのサードパーティ製計測器でベンチマークしました。

 

図8は、PXIe-4135 SMUがI-VおよびC-V計測用のハイエンドのサードパーティ計測器と同等であることを示しています。

 

 

ファブアクティビティに対するPXIプラットフォームの影響

ファブ内ATEを使用すると、以前は不可能だった実験や、ウェーハ数が多くコスト高となる実験を行うことができます。これらの新しい実験は、独立研究機関として、次世代の半導体産業プロセス技術を開発するために必要な、貴重な洞察を提供します。

 

図9は、これらの実験の1つに対する印象的な改善を示しています。

 

 

第2段階:並列処理とテスト実行時間の改善

この時点で、PXIe-4135はI-Vテスト用の市場で最高品質のSMUと同等であり、高速サンプリングレート機能により、低周波数のピコファラドレベルC-Vテストにも適していることをすでに実証していました。このSMUの汎用性により、DMMおよびLCRメーターを排除し、必要なすべてのPCMテストについて1種類の計測器を使用できます。

 

 

PXIe-4135を唯一の計測器として使用することでテスト費用が削減されましたが、テスト時間をさらに改善するという野望もありました。PXIe-4135 SMUの小さなフォームファクタと優れた性能により、大きくて扱いにくいスイッチマトリックスを捨て、ピンごとのSMUアーキテクチャを使用して、個々の高性能SMUをプローブパッドモジュール内のさまざまなテストポイントのそれぞれに直接接続すると共に、信号経路を削減し、それらをすべてを並列にテストできました。

 

 

最新のファブ内ATEシステムのハードウェア構成は、2個のデイジーチェーンPXIシャーシ、25個のPXIe-4135 SMU(ウェーハにトップコンタクトするための24個のプローブと、チャックコンタクト用の1個のプローブ)、および1つの強力なRMC-8356ラックマウントコントローラで構成されています。プローバとウェーハローダはGPIB-USBインタフェースを介して制御され、LabVIEWをソフトウェアアーキテクチャの中心に据えました。

 

このSMU-per-pin方式を使用したテスト時間の短縮は、まさに目を見張るほど素晴らしいものであり、従来の大きなボックスSMUでは不可能です。私たちの方法では、スイッチングとシリアル化された計測時間がなくなり、総テスト時間は単一のテストポイントをテストする時間にまで短縮されました。

 

たとえば、24個のパッドと12個のダイオードを備えたプローブパッドモジュールがあり、各ダイオードが2個のパッドに接続されているとします。フェムトアンペア範囲のダイオード漏電計測では、長いテスト接続(アパーチャ)時間を使用して計測ノイズを除去する必要があります。これらの接続時間は、32電源周波数(PLC)ほどになることがありますが、これは640ミリ秒(32 PLC x 20ミリ秒/ PLC)に相当します。スイッチマトリックスを使用した保守的なシーケンシャルテストセットアップでは、通常約10ミリ秒実行されるスイッチング時間と整定時間も要因となります。これを考慮すると、フェーズ1のセットアップには、プローブパッドモジュールごとに約7.92秒が必要です。高度な並列セットアップでは、テスト時間を事実上1つのダイオードの計測時間(640 ms)、つまり1/12に短縮しました。

 

多数のアプリケーションでテスト時間データを取得し、プローバのステップ時間を考慮すると、従来のセットアップでのウェーハあたり67分から高度な並列セットアップでのウェーハあたり20分まで、3.35倍高速になりました。したがって、テストスループットは第1段階と第2段階の間で3倍になったと言うことができます。スループットの向上により、プロセス学習サイクルが大幅に短縮されているため、研究開発プロジェクトの成果物を大幅に早くリリースできます。さらに、ウェーハレベルの信頼性研究用の大きなデータセットを、プロセスフローの早い段階で抽出できます。

 

組織面およびビジネス面での影響

私たちのATEセットアップは、Imecの最先端の半導体プロセスを監視するための不可欠なツールになりました。電気テストのために渡されるすべてのウェーハは、その後で処理を再開できます。ウェーハをファブから取り出す必要はもうありません。これにより、この業界の各提携プログラムで年間数十枚のウェーハを節約できます。学習サイクルも大幅に短縮されました。つまり、プロジェクトをより早く完了し、同じ時間でより多くの研究を行うことができます。

 

埋め込み式の電気テストに続いて高速データ分析が行われ、プロセス条件が仕様から外れており、調整が必要であることが証明されるたびに、ウェーハをプロセスフロー中で1ステップまたは数ステップ戻して、更新されたプロセス条件で完全なリワークを行うことができます。再度テストして処理を続行するか、リワーク/テストのサイクルを何度も繰り返すことができます。私たちは、実験的プロセスや不良プロセスに起因するウェーハ損失を大幅に削減しました。

 

プロセス統合エンジニアの一人は次のように述べています。「インライン電気テストが、有効なプロセス条件を取得したことを証明する唯一の方法になりました。ウェーハが処理を完了するまでテストを待つことはできません。学習サイクルが最大1か月遅れるからです。インライン電気計測は、パターン、メタライズ、および平坦化ステップに起因する多くのプロセス関連の問題を、ウェーハ製造プロセスの初期段階で捕捉できます」

 

まとめと次のステップ

PXIe-4135は、非常に正確なSMUであることが実証されており、C-V計測ユニットとしても機能し、高価な計測器とテストチャンネルの拡張を節約できます。インラインテストの需要は、ここ数か月で大幅に増加し、今後も増え続けます。テストのスループットを向上させ、テスト時間全体を短縮することは、私たちの課題の1つです。ウェーハファブのサイクル時間は非常に重要です。これらの課題に取り組むために、LabVIEWパラメトリックテスト手順ライブラリを改善および拡張し、TestStandソフトウェアを評価して、より高いレベルの自動化、オペレータの使い勝手、簡単なデータ処理を実現する予定です。

Figure 1. Inside the State-of-the-Art 300 mm Wafer Fab
Figure 2. Semiconductor Manufacturing Process Flow Abstraction
Figure 3. NI PXIe-4135 Femtoampere-Class SMUs Serve as the Heart of All I-V and Capacitance-Voltage (C-V) Parametric Tests
Figure 4. A Custom Probe Card with Triaxial Connectivity, Natively Supported by the NI PXIe-4135 SMU
Figure 5. Imec’s Phase 1 In-Fab Full-Automatic Wafer Test Setup Block Diagram
Figure 6. Imec’s Phase 1 In-Fab Full-Automatic Wafer Test ATE Setup (with Switch Matrix)
Figure 7. A Typical SMU-Transistor Hookup Scheme Using Four PXIe-4135 SMUs
Figure 8. Benchmark Results: PXIe-4135 SMUs Parallel High-End Third-Party Instrumentation
Figure 9. Initial Results
Figure 10. Imec’s Phase 2 In-Fab Full-Automatic Wafer Test Setup Block Diagram
Figure 11. Imec’s Phase 2 In-Fab Full-Automatic Wafer Test ATE Setup
Figure 12. SMU-per-Pin Architectures Improve Signal Integrity and Parallelize Measurements for Drastically Reduced Test Times