Principes fondamentaux du FPGA : Principes de base des réseaux de portes programmable sur site

Contrairement aux processeurs, les FPGA sont intrinsèquement parallèles, de sorte que plusieurs opérations de traitement différentes ne se trouvent pas en concurrence en ce qui concerne l’utilisation des ressources. Chaque tâche de traitement indépendante est affectée à une section spécifique de la puce et peut donc fonctionner en toute autonomie sans dépendre aucunement des autres blocs logiques. En conséquence, vous pouvez accroître le volume de traitement effectué sans que les performances d’une partie de l’application n’en soient affectées pour autant.

^{Figure 1 : L ' un des avantages des FPGA par rapport aux systèmes basés sur processeur est que la} logique d ' application est implémentée dans des Circuits matériels plutôt que de s ' exécuter sur un système d ' exploitation, des drivers et des logiciels d ' application.

Chaque puce FPGA est composée d’un nombre limité de ressources prédéfinies avec des interconnexions programmables pour implémenter un circuit numérique reconfigurable et des blocs d’E/S pour permettre au circuit d’accéder au monde extérieur.

parties d'une puce fpga

^{Figure 2 : Les différentes parties d’un FPGA}

Les spécifications des ressources FPGA incluent souvent le nombre de blocs logiques configurables, le nombre de blocs logiques de fonction fixe tels que les multiplicateurs et la taille des ressources mémoire telles que les blocs RAM embarqués. Parmi les nombreuses spécifications FPGA, celles-ci sont généralement les plus importantes lors de la sélection et de la comparaison de FPGA pour une application particulière.

Les blocs logiques configurables (CLB) sont l'unité logique de base d'un FPGA. Parfois appelées slices ou cellules logiques, les CLB sont composées de deux composants de base : les bascules et les tables de correspondance (LUT). Diverses familles de FPGA diffèrent dans la façon dont les bascules et les LUT sont empaquetées ensemble, il est donc important de comprendre les bascules et les LUT.

Bascules bistables

Les bascules sont des registres à décalage binaires utilisés pour synchroniser la logique et enregistrer les états logiques entre les cycles d'horloge d'un circuit FPGA. Sur chaque front d'horloge, une bascule verrouille la valeur 1 ou 0 (VRAI ou FAUX) sur son entrée et maintient cette valeur constante jusqu'au front d'horloge suivant.

^{Figure 3 : Symbole de bascule}

Les bascules sont des registres à décalage binaires utilisés pour synchroniser la logique et enregistrer les états logiques entre les cycles d'horloge d'un circuit FPGA. Sur chaque front d'horloge, une bascule verrouille la valeur 1 ou 0 (VRAI ou FAUX) sur son entrée et maintient cette valeur constante jusqu'au front d'horloge suivant.

Tables de correspondance (LUT)

^{Figure 4 : LUT à quatre entrées}

Une grande partie de la logique d’un CLB est implémentée en utilisant de très petites quantités de RAM sous forme de LUT. Il est facile de supposer que le nombre de portes système dans un FPGA fait référence au nombre de portes NON ET et de portes NON OU dans une puce particulière. Mais, en réalité, toute la logique combinatoire (ET, OU, NON ET, OUX, etc.) est implémentée comme tables de vérité dans la mémoire LUT. Une table de vérité est une liste prédéfinie de sorties pour chaque combinaison d'entrées.

Voici le rafraîchissement rapide de la classe de logique numérique.

L'opération booléenne ET, par exemple, est illustrée à la figure 5 :

^{Figure 5 : Booléen NI LabVIEW ET fonctionnement}

La table de vérité correspondante pour les deux entrées d'une opération ET est illustrée dans le tableau 1.

Bien que les FPGA présentent de nombreux avantages, tels que la vitesse, la fiabilité et la flexibilité, il existe également des compromis associés aux FPGA. Les FPGA n'ont pas l'écosystème de drivers et la base de code/IP que les architectures de microprocesseurs et les systèmes d'exploitation ont. De plus, les microprocesseurs couplés aux systèmes d'exploitation constituent la base des structures de fichiers et de la communication avec les périphériques utilisés pour de nombreuses tâches, souvent essentielles, telles que l'enregistrement des données sur disque.

En conséquence, au cours de la dernière décennie, une architecture hybride, parfois appelée architecture hétérogène, a émergé dans laquelle un microprocesseur est associé à un FPGA qui est ensuite connecté aux E/S. Les FPGA modernes combinent souvent des portes logiques avec des processeurs dans une seule puce appelée System on Chip (SoC) pour améliorer les performances de calcul. Cette approche tire parti des avantages offerts par ces deux cibles.

National Instruments a implémenté ce puissant microprocesseur et cette architecture FPGA dans ses périphériques compatibles FPGA. Ces périphériques couvrent de nombreux facteurs de forme différents, des systèmes robustes aux systèmes hautes performances, tous basés sur cette même architecture.

Le matériel compatible NI FPGA comprend la technologie suivante :

• NI CompactRIO
• NI Single-Board RIO
• E/S reconfigurables pour PXI et PCI
• RIO USRP
• FlexRIO
• Autres instruments PXI, tels que numériseurs et transcepteurs de signaux vectoriels

Maintenant que vous connaissez les éléments constitutifs d’une puce FPGA, vous pouvez vous demander : « Comment configurez-vous tous ces millions de composants pour construire la logique que vous devez exécuter ? »

La réponse est que vous définissez des tâches de calcul numérique dans un logiciel en utilisant des outils de développement, puis que vous les compilez dans un fichier de configuration ou un flux de bits qui contient des informations sur la façon dont les composants doivent être câblés ensemble. Le défi dans le passé avec la technologie FPGA était que les outils de conception FPGA de bas niveau ne pouvaient être utilisés que par des ingénieurs ayant une compréhension approfondie de la conception de matériel numérique. Cependant, l ' essor des outils de conception de synthèse de haut niveau (HLS), tels que LabVIEW, modifie les règles de programmation FPGA et apporte de nouvelles technologies qui convertissent les diagrammes graphiques en circuits matériels numériques.

Outils de conception FPGA traditionnels

Au cours des 20 premières années de développement du FPGA, les langages de description du matériel (HDL) tels que VHDL et Verilog sont devenus les principaux langages de conception des algorithmes s’exécutant sur la puce FPGA. Ces langages de bas niveau intègrent certains des avantages offerts par les autres langages textuels avec la prise de conscience que sur un FPGA, vous construisez un circuit. La syntaxe hybride résultante exige que les signaux soient mappés ou connectés des ports d'E/S externes aux signaux internes, qui sont finalement câblés aux fonctions qui hébergent les algorithmes. Ces fonctions s'exécutent séquentiellement et peuvent faire référence à d'autres fonctions du FPGA. Cependant, la véritable nature parallèle de l'exécution de la tâche sur un FPGA est difficile à visualiser dans un flux séquentiel ligne par ligne. Les HDL reflètent certains des attributs des autres langages textuels, mais ils diffèrent considérablement car ils sont basés sur un modèle de flux de données où les E/S sont connectées à une série de blocs de fonctions par l’intermédiaire de signaux.

Pour vérifier ensuite la logique créée par un programmeur FPGA, il est courant d’écrire des bancs de test en HDL pour enrouler et exercer la conception FPGA en activant les entrées et en vérifiant les sorties. Le banc de test et le code FPGA sont exécutés dans un environnement de simulation qui modélise le comportement de cadencement matériel de la puce FPGA et affiche tous les signaux en entrée et en sortie au concepteur pour validation du test. Le processus de création du banc de test HDL et d’exécution de la simulation nécessite souvent plus de temps que la création de la conception HDL FPGA d’origine elle-même.

Une fois que vous avez créé une conception FPGA en utilisant HDL et que vous l’avez vérifiée, vous devez l’alimenter dans un outil de compilation qui prend la logique textuelle et, à travers plusieurs étapes complexes, synthétise votre HDL dans un fichier de configuration ou un flux de bits qui contient des informations sur la façon dont les composants doivent être câblés ensemble. Dans le cadre de ce processus manuel en plusieurs étapes, vous devez souvent spécifier un mappage des noms de signaux aux broches de la puce FPGA que vous utilisez.

^{Figure 8 : Conception FPGA compteur simple en VHDL}

En fin de compte, le défi de ce flux de conception est que l’expertise requise pour programmer dans les HDL traditionnels n’est pas répandue, et par conséquent, la technologie FPGA n’a pas été accessible à la grande majorité des ingénieurs et des scientifiques.

Outils de conception de synthèse de haut niveau

L'apparition des outils de conception graphique HLS, tels que LabVIEW, a permis de lever certains des obstacles majeurs du processus de conception HDL traditionnel. L'environnement de programmation LabVIEW est nettement adapté à la programmation FPGA car il représente clairement le parallélisme et le flux de données, de sorte que les utilisateurs qui sont à la fois expérimentés et inexpérimentés dans les processus de conception FPGA traditionnels peuvent tirer parti de la technologie FPGA. De plus, afin que la propriété intellectuelle (PI) antérieure ne soit pas perdue, vous pouvez utiliser LabVIEW pour intégrer le VHDL existant dans vos conceptions LabVIEW FPGA. LabVIEW FPGA étant fortement intégré au matériel, il n'est pas nécessaire de réécrire du code en VHDL pour répondre aux contraintes de cadencement ou de ressources, comme cela peut être le cas dans de nombreux générateurs de code HLS.

^{Figure 9 : À gauche, LabVIEW, outil de conception de haut niveau pour les FPGA. Il fournit une abstraction pour la complexité de bas niveau souvent rencontrée lors de la création et de la mise à l’échelle de conceptions VHDL.}

Ensuite pour simuler et vérifier le comportement de votre logique FPGA, LabVIEW propose des fonctionnalités directement dans l'environnement de développement. Sans connaissance du langage HDL de bas niveau, vous pouvez créer des bancs de test pour exercer la logique de votre conception. De plus, la flexibilité de l'environnement LabVIEW aide les utilisateurs plus avancés à modéliser le cadencement et la logique de leurs conceptions en exportant vers des simulateurs précis en période tels que Xilinx ISim.

Les outils de compilation LabVIEW FPGA automatisent le processus de compilation, de sorte que vous pouvez démarrer le processus en cliquant sur un bouton et recevoir les rapports et les erreurs, le cas échéant, au fur et à mesure que les étapes de compilation sont terminées. Si des erreurs de cadencement surviennent à cause de votre conception FPGA, LabVIEW met en évidence graphiquement ces chemins critiques pour accélérer le processus de mise au point.

L'adoption de la technologie FPGA ne cesse d'augmenter car des outils de plus haut niveau tels que LabVIEW rendent les FPGA plus accessibles. Il est tout de même important de regarder à l’intérieur du FPGA et d’apprécier ce qui se passe réellement lorsque les diagrammes sont compilés pour s’exécuter en silicium. Comparer et sélectionner des cibles matérielles basées sur des bascules, des LUT, des multiplicateurs et des blocs RAM est le meilleur moyen de choisir la puce FPGA adaptée à votre application. Comprendre l’utilisation des ressources est extrêmement utile pendant le développement, en particulier lors de l’optimisation de la taille et de la vitesse. Ce document ne se veut pas une liste exhaustive de tous les éléments fondamentaux du FPGA. Pour en savoir plus sur les FPGA et la conception de matériel numérique, consultez les ressources ci-dessous.

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