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Archivado: Simulación de ciclo preciso en LabVIEW FPGA
Información general
Conforme las aplicaciones de arreglo de compuerta programable en campo (FPGA) son más grandes y más complejas, la simulación se vuelve cada vez más importante para validar IP antes de realizar un proceso de compilación y depurar el diseño con cobertura de pruebas de alta fidelidad. En el software NI LabVIEW, usted puede simular la lógica de su aplicación para funcionalidad y temporización. Los simuladores de ciclo preciso prueban las restricciones de temporización de su aplicación proporcionando un medio para validar la propagación de la señal de su lógica. Estos simuladores también le permiten probar toda su aplicación FPGA porque incorporan su LabVIEW FPGA y la lógica del Nodo de IP a Nivel de Componente (CLIP) o del Nodo de Integración IP. Esta nota técnica se enfoca en la integración de LabVIEW FPGA con simuladores de ciclo preciso de terceros. Para conocer más sobre las habilidades funcionales de simulación de LabVIEW FPGA, consulte la ayuda en línea para LabVIEW FPGA.
Nota: El simulador avanzado de Mentor Graphics Questa ya no es compatible como una herramienta de simulación en LabVIEW FPGA a partir de la versión del LabVIEW 2018 FPGA Module.
Nota: Mentor Graphics ModelSim ya no es compatible como herramienta de simulación en LabVIEW FPGA a partir de LabVIEW 2014.
Contenido
- Co-Simulación con LabVIEW y simulador de terceros
- Genere exportaciones de simulación para usarse en simuladores de terceros
- Conclusión
- Recursos adicionales
Co-Simulación con LabVIEW y simulador de terceros
La co-simulación de su aplicación FPGA ofrece el nivel más alto de abstracción al brindarle la habilidad de crear y ejecutar la simulación directamente desde LabVIEW, haciendo uso de un simulador sofisticado de terceros de ciclo preciso.
En la co-simulación, LabVIEW proporciona estímulo al IP bajo prueba, controla la ejecución del simulador y captura las respuestas. Con la co-simulación de LabVIEW, un VI principal que dirige las entradas y la ejecución con funciones de interfaz FPGA normales reemplaza los bancos de pruebas convencionales basados en VHDL. Esta abstracción del banco de pruebas al usar sus habilidades de LabVIEW existentes incrementa la productividad y no requiere experiencia en VHDL para desarrollar y realizar simuladores de ciclo preciso en sus VIs de LabVIEW FPGA.
Figura 1. La co-simulación de ciclo preciso en LabVIEW FPGA elimina la necesidad de experiencia de VHDL con soporte para bancos de pruebas escritos en LabVIEW.
La ejecución de cada una de las funciones FPGA determina cuando el simulador de terceros ejecuta el siguiente componente de la simulación. Por ejemplo, cuando el nodo de propiedad de escritura en el VI principal de LabVIEW, comunica el estímulo apropiado al simulador y adelanta el tiempo de simulación. Una vez que el simulador ha registrado el resultado, suspende la ejecución y espera el siguiente comando de control desde LabVIEW.
Para control y flexibilidad adicionales en la ejecución del simulador, la paleta de la interfaz de host de FPGA de simulación ofrece funciones para recuperar el tiempo de simulación actual, obliga a la simulación a esperar una cantidad de tiempo designada o detiene la ejecución del simulador.
Figura 2. La paleta de la interfaz de host de FPGA de simulación expone funciones para un control más granular sobre el tiempo de ejecución del simulador de terceros.
La co-simulación con bancos de pruebas de LabVIEW es compatible con Mentor Graphics ModelSim y el simulador avanzado de Mentor Graphics Questa.
Genere exportaciones de simulación para usarse en simuladores de terceros
El segundo método y de menor nivel para simulación de ciclo preciso es generar y exportar la simulación de LabVIEW FPGA para usarse directamente en un simulador de terceros. En comparación a la co-simulación, este método requiere un banco de pruebas basado en VHDL para proporcional el estímulo, controlar la ejecución de pruebas y capturar/verificar las salidas. Como resultado, para usar este método con LabVIEW FPGA, debe estar familiarizado con los simuladores HDL y VHDL. La ventaja de usar este método es que, además de Mentor Graphics ModelSim y Questa, puede importar estos archivos de simulación a los simuladores de ciclo preciso Xilinx ISim o Vivado Simulator incluidos con LabVIEW FPGA.
Figura 3. Después de modificar el banco de pruebas generado por LabVIEW, puede ejecutar simulaciones de ciclo preciso en ModelSim, Questa, el simulador Vivado o ISim.
Como parte de la exportación de simulación, LabVIEW genera un archivo de plantilla del banco de pruebas personalizado para su aplicación FPGA. Con esta ventaja puede añadir VHDL específico para llevar a cabo su diseño adecuadamente.
Figura 4. LabVIEW genera una plantilla del banco de pruebas VHDL como parte de los archivos de exportación de la simulación para acelerar el desarrollo de su banco de pruebas.
Para conocer cómo generar los archivos de simulación, edite el banco de pruebas y ejecute la simulación en Xilinx ISim o el simulador Vivado, consulte el tutorial paso a paso simulación de ciclo preciso con Xilinx ISim.
Conclusión
Para simular eficazmente su aplicación FPGA antes de la compilación y la implementación, LabVIEW FPGA brinda las herramientas para realizar simulación de temporización funcional y de ciclo preciso. Los simuladores de ciclo preciso pueden descubrir conflictos con la propagación de la señal e interacciones no deseadas entre código paralelo. Tradicionalmente, esto requiere experiencia especializada y más tiempo que el desarrollo de IP original.
La co-simulación de ciclo preciso en LabVIEW FPGA usando Mentor Graphics ModelSim o Mentor Graphics Questa elimina la necesidad de experiencia en VHDL y reduce drásticamente el tiempo de desarrollo de bancos de pruebas al aprovechar sus habilidades de LabVIEW.
LabVIEW FPGA también se vende con un simulador de ciclo preciso gratis. Dependiendo de su dispositivo FPGA, este será Xilinx ISim o el simulador Vivado. Sin embargo, en este caso, LabVIEW genera una plantilla del banco de pruebas VHDL que usted debe poder modificar para llevar a cabo el diseño adecuadamente.