在项目浏览器窗口右键单击FPGA终端，并从快捷菜单中选择属性，打开FPGA终端属性对话框。在类别列表中选择顶层时钟，可显示该页。

该页面用于设置FPGA终端的顶层时钟。顶层时钟的支持随FPGA终端变化。

该页包括以下内容：


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输入/输出

  • cdlrn.png 页面同步集合点 —

    集合点表示对现有或新建集合点的引用。

  • cerrcodeclst.png 错误输入（无错误） —

    错误输入簇能够接收之前调用的VI连线传递的错误信息。当其他VI发生错误时，根据该信息决定是否需跳过执行某些功能。 解释错误（或解释警告）对话框包含更多关于错误的信息。