Xilinx选项页(Vivado)(编译属性对话框)
- 更新时间2025-01-28
- 阅读时长5分钟
通过下列两种方式可显示该页面:
- 如FPGA编译规范不存在,右键单击FPGA终端下的 编译规范 。 项目浏览器 窗口,选择 新建»编译 ,显示 编译属性 对话框。在类别列表中选择Xilinx选项,可显示该页。
- 如FPGA程序生成规范已存在,右键单击程序生成规范,从快捷菜单中选择属性显示编译属性对话框。在类别列表中选择Xilinx选项,可显示该页。
该页用于定义编译FPGA VI时所用的Xilinx Vivado选项。用户可指定的选项随FPGA终端变化。关于Xilinx编译工具支持的NI硬件的详细信息,见ni.com上的技术支持文档。
通常无需调整该页的选项,除非FPGA VI编译失败。使用来自 通过编译状态窗口可确定该页的哪些选项可帮助FPGA VI成功编译。关于不同的Vivado设计策略和指令选项的详细信息见Xilinx网站(www.xilinx.com)。
该页包含以下选项:
| 选项 | 说明 |
|---|---|
| 实现策略 | 指定应用程序的Xilinx选项。可选择预设配置优化性能、优化设计区域、优化功耗、优化芯片的设计繁忙及缩短编译时间。通过忽略设计策略中的选项可创建自定义配置。
|
| 设计优化选项 | 指定Xilinx编译器优化FPGA设计的方法。该选项仅当用户在实现策略中选择自定义选项时可用。
可选择下列指令:Default、Explore、Explore area、Explore sequential area、Add re-map、Run-time optimized,或Disable BRAM power optimization。 关于Vivado指令选项的详细信息见Xilinx网站(www.xilinx.com)。 |
| 布局选项 | 指定Xilinx编译器在芯片上布局FPGA设计的方法。该选项仅当用户在实现策略中选择自定义选项时可用。
可选择下列指令:Default、Explore、Wire-length-driven block placement、Late block placement、Extra net delay (high)、Extra net delay (medium)、Extra net delay (low)、Spread logic (high)、Spread logic (medium)、Spread logic (low)、Extra post-placement optimization、Extra timing optimization (SSI)、Spread SSLs (SSI)、Balance SSLs (SSI)、Balance SLRs (SSI)、High utilization SLRs (SSI)、Run-time optimized、Quick,或Alternate wire-length-driven placement。 关于Vivado指令选项的详细信息见Xilinx网站(www.xilinx.com)。 |
| 物理设计优化选项 | 指定Xilinx编译器在芯片上优化FPGA设计的方法。该选项仅当用户在实现策略中选择自定义选项时可用。
可选择下列指令:Default、Explore、Explore with hold violation fixing、Aggressively explore、Alternate replication、Aggressive fan-out optimization、Alternate delay modeling、Add register re-timing、Alternate flow with re-timing,或Not enabled。 关于Vivado指令选项的详细信息见Xilinx网站(www.xilinx.com)。 |
| 布线选项 | 指定Xilinx编译器在芯片上布线FPGA设计的方法。该选项仅当用户在实现策略中选择自定义选项时可用。
可选择下列指令:Default、Explore、No timing relaxation、More global iterations、Higher delay cost、Advanced skew modeling或Run-time optimized。 关于Vivado指令选项的详细信息见Xilinx网站(www.xilinx.com)。 |
| 运行功耗优化? | 指定Xilinx编译器添加功耗优化,以降低功耗。默认情况下,仅当用户在实现策略中选择优化功耗时,该复选框显示为已勾选。 |
| 使用多线程创建(如支持)。 | 指定使用多线程的Xilinx编译器(如多线程可用)。该复选框默认为已勾选。 |