差動ロジックファミリ

差動ロジックファミリでは、差動電圧レベルを使用してワイヤのペア間の電圧差を測定し、その差をバイナリ1または0として認識します。

低電圧差動信号 (LVDS)

LVDSは、高速デジタルデータ転送を実現するための低ノイズ、低電力および低振幅差動による方法です。

以下の図は、典型的なLVDS回路図を示します。

ドライバの電流ソースは、約3.5 mAの電流を供給します。電流方向は、ドライバが駆動する論理レベル (HIGHまたはLOW) によって決まります。電流が受信機に流れると、100 Ωの終端抵抗が差動伝送ラインの2つの端を接続して、電流用に帰還パスを提供します。約350 mV (3.5 mA ｘ 100 Ω) の電圧が、受信機の2つの入力端子間で発生します。受信機の差動電圧は、電流方向に応じて負または正になります。受信機は正の差動電圧信号を論理HIGHレベル (バイナリ1)、負の差動電圧を論理LOWレベル (バイナリ0) として認識します。

電気特性において、LVDS信号はシングルエンドよりも優れた性能を提供します。たとえば、受信する電圧は2つの信号の電圧差であるため、論理HIGHとLOWレベル間の電圧差を小さくすることができます。これにより、立ち上がり/立ち下がり時間の高速化が可能となり、高速のトグルおよびデータレートを実現します。また、LVPECL回路では、差動受信機はシングルエンドの伝送方法よりもコモンモードノイズの影響を受けません。

LVDS標準規格は、データ転送の電気的側面を定義します。LVDS標準規格は、ドライバおよび受信機の電気特性のみを定義します。プロトコル、相互接続、またはコネクタはアプリケーション特有のため定義されません。

メモ  LVDS標準に関する詳細については、ANSI/TIA/EIA-644-A電気特性の標準であるElectrical Characteristics of Low-Voltage Differential Signaling (LVDS) Interface Circuits (リビジョンA、2001年版) (英語) を参照してください。

低電圧正エミッタ結合論理 (LVPECL)

エミッタ結合論理回路 (ECL) では、トランジスタのゲートで電流を制御して論理計算を行います。トランジスタは常にアクティブ領域にあり、状態を非常に高速に切り換えることができるので、ECL回路は高速に動作することができます。

ECL回路の一種であるLVPECL回路では、各チャンネルで対の信号ラインが必要です。差動伝送方法では、シングルエンド伝送方法よりもコモンモードノイズの影響を受けません。LVPECL回路は、3 Vまたは3.3 Vの供給電圧で使用するように設計されています。