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Startseite Lösungen Halbleiterlösungen Parametrisches Testen auf Wafer-Level​ Beschleunigen Sie die Markteinführungszeit mit hochparalleler Zuverlässigkeit auf Wafer-Level

Beschleunigen Sie die Markteinführungszeit mit hochparalleler Zuverlässigkeit auf Wafer-Level

Die geometrischen Formen von Halbleitergeräten werden immer kleiner und komplexer, während übergeordnete Technologietrends wie z. B. autonome Fahrzeuge zusätzlichen Druck auf die Halbleiterlieferkette ausüben, um eine höhere Produktqualität zu gewährleisten. Um mit diesen anspruchsvollen Anforderungen Schritt zu halten und dennoch stabile Technologieknoten vor der Konkurrenz auf den Markt zu bringen, sind Ingenieure für Halbleiter-Wafer-Prozesse auf mehr Zuverlässigkeitsmessdaten angewiesen – und zwar schneller als je zuvor.

 

Eine WLR-Lösung muss folgende Schlüsselanforderungen erfüllen:

 

  • Unterstützung der Entwicklung von Wafer-Technologieknoten, der Prozessintegration und der Prozessüberwachung
  • Schnelle Generierung ausreichender Mengen an Zuverlässigkeitsmessdaten, um genaue statistische Modelle zu erstellen und datengestützte Entscheidungen zu ermöglichen
  • Einhaltung der JEDEC-Standards für gängige Fehlermechanismen (TDDB, HCI und BTI/NBTI, Vramp, Jramp usw.)
  • Verkürzung der Gesamttestzeit für WLR sowie Beschleunigung der Datengeschwindigkeit
  • Maximierung der Wirtschaftlichkeit von Investitionen und Produktionsflächen

Zuverlässigkeitslösung für Halbleiter auf Wafer-Ebene

Vorteile der Lösung

  • Kürzere WLR-Testzyklen – Tage- statt Monate – mit branchenführender Parallelität und Messgeschwindigkeit

  • Konfigurierbare und erweiterbare Kanalanzahl in einer äußerst flexiblen SMU-per-Pin-Architektur.

  • Schnelle und einfache Durchführung von JEDEC-Zuverlässigkeitstests mit unserem WLR-Test-Soft-Frontpanel und APIs

  • Optionale Zusatzpakete für Remote-Systemverwaltung und Datenanalyse

WLR-Testsoftware: Leistungsstarke Anwendungssoftware und APIs

Vereinfachte Einblicke in die Zuverlässigkeit

Erfahren Sie, wie die WLR-Testsoftware von NI die Durchführung von JEDEC-Zuverlässigkeitstests mit einer anpassbaren Benutzeroberfläche, einem Testsequenzer nach Industriestandard und abstrakter Parallelität und Multithreading-Funktionsumfang vereinfacht.

„Die Reduzierung der Testzeit mit dieser SMU-per-Pin-Methode ist geradezu spektakulär und wäre mit großen, herkömmlichen Box-SMUs nicht möglich. Unsere Methode beseitigte Umschalt- und Serienmesszeiten und reduzierte die Gesamttestzeit auf einen einzigen Testpunkt.“

-Bart De Wachter, Wissenschaftler der Semiconductor Technology and Systems Group, imec

ERSTELLEN SIE IHRE LÖSUNG MIT DEM NI-ÖKOSYSTEM

NI bietet eine Vielzahl von Optionen zur Lösungsintegration, die auf Ihre anwendungsspezifischen Anforderungen zugeschnitten sind. Für maximale Systemkontrolle können Sie Ihre eigenen internen Integrationsteams mit der Implementierung beauftragen oder das Know-how von NI und unser weltweites NI Partner Network nutzen, um eine schlüsselfertige Produktlösung zu erhalten.

Partnernetzwerk von NI

Das Partnernetzwerk von NI ist ein weltweiter Zusammenschluss von Experten für die Entwicklung von Domänen, Anwendungen und Tests im Allgemeinen, die eng mit NI zusammenarbeiten, um den Anforderungen der technischen Fachwelt gerecht zu werden. NI-Partner sind zuverlässige Anbieter von Produktlösungen, Systemintegratoren, Berater, Produktentwickler sowie Experten für Dienstleistungen und Vertriebskanäle, die über Erfahrungen in einer Vielzahl von Branchen und Anwendungsbereichen verfügen.

Serviceleistungen und Support

NI arbeitet während der gesamten Nutzungsdauer einer Anwendung mit den Auftraggebern zusammen und bietet Schulungen, technische Unterstützung, Beratungs- und Integrationsdienste sowie Wartungsprogramme an. Teams können durch die Teilnahme an NI-eigenen und regional ausgerichteten Benutzergruppen neue Fähigkeiten entdecken und ihre Kenntnisse durch Online- und Vor-Ort-Schulungen weiterentwickeln.

Halbleiter-Zuverlässigkeitslösung auf Wafer-Ebene – Broschüre

Erfahren Sie mehr über die NI-Lösung für Halbleiterzuverlässigkeit auf Wafer-Ebene.