VXI to PXI – Retrofit eines Halbleitertesters für Hall-Sensoren unter Einsatz von FPGA-Technologie

Autor(en):

Dipl.-Ing. Achim Lott - TDK-Micronas GmbH
Dipl.-Ing. (FH) Christoph Landmann, M.Sc - National Instruments Germany GmbH

Einleitung und Überblick zu Testergenerationen

Der Lebenszyklus elektronischer Baugruppen und Geräte gliedert sich im Wesentlichen in die Abschnitte Entwicklung, Markteinführung, Marktetablierung und Abkündigung. Insbesondere die letzte Phase stellt häufig die größte Herausforderung dar, da sie meist mit einem Technologiewandel einhergeht. Dabei sind die Gründe vielfältig – die Verfügbarkeit der eingesetzten Bauelemente, mangelnde Marktakzeptanz oder Verdrängung durch ein Nachfolgeprodukt mit besserem Preis-/Leistungsverhältnis. Komplexe Systeme wie ATEs sind hiervon besonders betroffen, da sie aus mehreren Subsystemen bestehen.

Da der Aufwand, der in die Systementwicklung gesteckt wurde, mehrere Mannjahre umfasst, muss auf Modularität und Austauschbarkeit der Einzelkomponenten geachtet werden. Die Entwicklung des hier als Fallbeispiel vorgestellten Hall-Sensor-Testsystems SCT (Small Component Testsystem) der Fa. TDK-Micronas begann im Jahr 1999 mit der ersten Generation eines Single-Site-Testers SCT100. Um 2006 startete die Entwicklung der zweiten Generation SCT-MS, eines multi-site-fähigen Testsystems, das bis zu vier Sensoren parallel testen kann. Während bislang die etablierte VXI-Technologie zum Zuge kam, basiert die nun aktuelle dritte Generation auf der PXI-Architektur.

Retrofitting der aktuellen Testergeneration

Eine komplette Neuentwicklung eines ATE-Systems bedeutet eine immense Investition. Daher lohnt sich die Wiederverwendung bzw. Portierung bewährter Komponenten. Im Lauf der Jahre veralten Betriebssysteme ebenso wie Entwicklungsumgebungen und Hardwarekomponenten. Setzt ein Unternehmen zu lange auf den Erhalt eines Altsystems, steigen die Unterhaltskosten deutlich an. So müssen z. B. obsolete Komponenten als 'Refurbished Equipment' teuer am Spotmarkt erworben werden, damit der Weiterbetrieb des Gesamtsystems gewährleistet ist. Das Ausfallrisiko des Gesamtsystems steigt und lässt die Verfügbarkeit zum Risikofaktor für einen kontinuierlichen Produktionsbetrieb werden.

Angesichts steigender Qualitätsanforderungen des Automotive-Sektors, in dem die Hall-Sensoren der TDK-Micronas eingesetzt werden, ist auch der Wechsel von einem Testsystem auf ein anderes nicht unproblematisch. Während vor 20 Jahren noch Feldausfallraten von 10-100 ppm akzeptiert wurden, führt heute bereits ein Anstieg der Inline-Ausfälle im einstelligen ppm-Bereich zu Rückfragen. Das Einhalten einer Zero-ppm-Politik erfordert daher sorgfältigste Prüfung jeglicher Änderungen am Produktionsprozess. Aus diesem Grund muss die Einführung eines neuen bzw. retrogefitteten ATE-Systems mit korrelativen Untersuchungen im Vergleich zum bestehenden Equipment erfolgen.

TDK-Micronas verwendet hierzu das bewährte Verfahren der Messsystemanalyse MSA (Measurement System Analysis), bei dem durch Vergleichs- und Wiederholungsmessungen gezeigt wird, dass die statistischen Abweichungen einer Vielzahl von Prüflingen im Rahmen der zulässigen Grenzen liegen. Wie sehr sich die Kernkomponenten der SCT-Testsysteme von Generation zu Generation geändert haben, zeigt die Gegenüberstellung in Bild 1. Bei den Hardware-Kosten ist zu berücksichtigen, dass zwischen Generation 1 und 3 fast 20 Jahre liegen. Durch die steigende Parallelität sanken die Investitionskosten pro DUT (Device Under Test) auf ca. 25 %, gleichzeitig konnten die Testzeiten pro DUT um etwa den Faktor 4 reduziert werden.

Hardwarearchitektur

Hardwareseitig dient ein über MXI-Express gekoppeltes PXI-Multi-Chassis-System als Basis zur Aufnahme der PXI-Komponenten (Bild 2 und Bild 3). Dazu zählen insbesondere der Multicore-PXI-Controller und unterschiedliche Instrumentenklassen wie Source Measure Units (SMU), Digital Multimeter (DMM), Digital-I/O und Carrier für M-Module. Mittels GPIB sind ein FFT-Analyzer (R&S) sowie eine Hochstromquelle angebunden. Letztere dient der Erzeugung von Magnetfeldern, die für die Prüfung der magnetischen Eigenschaften des DUT benötigt werden.

Die Digital-I/O-Karte (PXIe-7820R) wird zur Emulation des proprietären PE-Bus-Subsystems eingesetzt. Über den PE-Bus sind die vom Hauptsystem abgesetzten Baugruppen der Pin-Elektronik wie Loadboards, Pin-Tranceiver, Spulenanschaltung und eine Matrix für Selbsttest und In-System-Kalibration erreichbar.

Softwarearchitektur

Die Implementierung des Gesamtsystems erfolgte in Microsoft Visual C++6.0 für Generation 1 und 2 bzw. in Visual Studio 2012 in der Generation 3. Da Microsoft im Bereich der COM-Architektur (Common Object Model) gravierende Änderungen vollzogen hatte, mussten hier einige Anpassungen vorgenommen werden. Das Kernsystem besteht aus zwei eigenständigen Prozessen (Prozesslogik und Visualisierung). Weitere DLLs vervollständigen das System. Zur Hardwareabstraktion wurde eine Schicht eingezogen, die es erleichtert, neue Geräte ins Gesamtsystem einzubinden bzw. bestehende Geräte durch neue zu ersetzen, ohne wesentliche Änderungen in den einzelnen Testprogrammen vornehmen zu müssen.

Im SCT-System sind sowohl der SctServer-Prozess, der für die Prozesslogik zuständig ist, als auch die jeweiligen prüflingsspezifischen Testprogramme als COM-Objekt realisiert. Das heißt, dass die Kommunikation mit diesen Komponenten durch ein definiertes Software-Interface erfolgt. Jedes Testprogramm implementiert also ein einheitliches Interface.

Zu dem System gehören ferner entsprechende Wartungstools, mit denen z. B. einzelne Baugruppen für den Betrieb vorbereitet, u kalibriert oder periodisch überprüft werden. Die selbstentwickelten Hardwarekomponenten verfügen über EEPROM-Speicher, mit denen die eindeutige Identifikation der Baugruppe im System ermöglicht wird. Gleichzeitig finden sich im EEPROM Speicherzellen für die Ablage von Kalibrierdaten und Zählerständen, die Auskunft über die Schaltspiele von Relais auf der Baugruppe geben. Dies unterstützt die Möglichkeiten einer vorbeugenden Wartung.

Aufbau der Kommunikation zwischen Pin-Elektronik und ATE

Zur Kommunikation zwischen dem ATE und der Pin-Elektronik kommt eine proprietäre Schnittstelle (PE-Bus, Pin Electronic Bus) zum Einsatz, die aus Gründen der Abwärtskompatibilität vom Aufbau her vom VXI-basierten Vorgänger in den PXI-basierten Retrofit übernommen wird (Bild 4). Das Upgrade der PE-Bus-Hardware hat zum Ziel, die Gesamttestzeit, die zur Prüfung des Devices (DUT, Device Under Test) benötigt wird, durch Minimierung der Buslatenz zu verringern und den Prüfdurchsatz durch Erhöhung der Anzahl der parallel getesteten DUTs zu steigern (multi-site factor). Erforderlich ist die Kontrolle von mind. 8 Sites (x8) für den Final-Test (packaged device) der Devices mit Handler bzw. 16 Sites (x16) für den Test der Devices auf Wafer-Ebene mit Prober.

Die Pin-Elektronik bildet die elektronische Schnittstelle gegenüber dem DUT und verwaltet über Register sämtliche Einstellungen der Treiber, Lasten und Komparatoren bzw. dient zur Abfrage des gegenwärtigen Status und der Erzeugung von Interrupts. Der PE-Bus verwendet einen 8-Bit- Adressbus und einen 16-Bit-Datenbus. Er ermöglicht sowohl wortweisen als auch byteweisen Zugriff auf einzelne Register der Busteilnehmer.

Als Bindeglied zwischen der Pin-Elektronik und dem ATE kommt eine neue Instrumentenklasse zum Einsatz – eine rekonfigurierbare FPGA-Karte (R-Serie, PXIe-7820R, Bild 5). Sie verfügt über 128 Digital-I/Os, die über den FPGA direkt angesprochen werden können, auf dem der komplette Protokoll-Stack des PE-Bus-Masters hardwarenah abgebildet wird. Somit ist das ATE gegenüber der Pin-Elektronik quasi „protocol-aware“ und kapselt die Schnittstelle bzw. abstrahiert die Kommunikation zwischen ATE und Pin-Elektronik. Durch die Auslagerung auf die FPGA-Karte wird ferner die Host-CPU entlastet und die Kommunikation erfolgt mit sehr geringer Latenz (µs-Bereich) per DMA-Transfer bzw. Interrupt.

Die Entwicklung der benötigten PE-Bus-Funktionalität (IP) erfolgt mittels LabVIEW FPGA Module (FPGA.vi). Da der Host (Windows-CPU) selbst kein LabVIEW verwendet, kommt der NI-RIO-Treiber mit einer C-API zur Kommunikation zwischen Host und Target (FPGA) zum Einsatz. Die C-API wird direkt aus dem LabVIEW-Projekt heraus erzeugt und stellt neben dem Bit-File (*. lvbitx) zur Personalisierung des FPGAs auch die benötigten Sourcen (*.c), Header (*.h) und Registerreferenzen (*.h) bereit. Zum Test der PE-Bus-IP und zur Inbetriebnahme bzw. zum Debugging wurde ein einfaches LabVIEW-Host-VI programmiert (Bild 6). Über dieses können Register unter bestimmten Adressen direkt angesprochen bzw. ausgelesen werden.

Multi-Site-Effizienz

Während bei den VXI-basierten Vorgängern der SCT-400-Serie nur Core-2-Duo-Prozessoren zur Verfügung standen, kamen bei der SCT-PXI-Plattform leistungsfähige Intel Core i7- bzw. Xeon-Prozessoren zum Einsatz (NI PXIe-8135 bzw. NI PXIe-8880). Diese stellen die Weiterentwicklung von Multi- zu Many-Core-Prozessoren dar. In einem Benchmark wurde untersucht, wie sich die Anzahl aktiver Kerne auf die Gesamttestzeit auswirkt. Hierzu wurden jeweils 1… 4 Sites aktiviert. Wenn für jede Site mindestens ein Core zur Verfügung steht, lässt sich ein enormer Performance-Zuwachs erzielen (Bild 7). In der Tester-Branche gilt die Multi-Site-Effizienz (MSE) eines ATE-Systems als Maßstab für die Skalierbarkeit gemäß der folgenden Gleichung (t1: single-site test time, tMS: multi-site test time, N: site count):

Während die MSE bei den Single-Site-Basis-Systemen noch bei 0 % lag, erreichten die 4-fach-Tester SCT-MS bereits 78 %. Durch die leistungsfähigen Prozessoren der neuesten Generation konnte die MSE auf Werte von > 90 % gesteigert werden.

Zusammenfassung

Mehr-Kern-Prozessoren und die FPGA-Technologie ermöglichen heute ATE-Systeme, die die Leistungsfähigkeit vorangehender ATE-Systeme deutlich übertreffen. Dieser Beitrag zeigt exemplarisch anhand eines Halbleitertestsystems für Hall-Sensor-ICs, wie durch Retrofitting der Technologiewandel von VXI auf PXI gelingt und sich Produktivität und Wirtschaftlichkeit steigern lassen.

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